1、[問] 高頻信號布線時要注意哪些問題？
[答 ]
信號線的阻抗匹配；
與其他信號線的空間隔離；
對於數字高頻信號，差分線效果會更好。
2、[問] 在布板時，如果線密，過孔就可能要多，當然就會影響板子的電氣性能，請問怎樣提高板子的電氣性能？
[答] 對於低頻信號，過孔不要緊，高頻信號儘量減少過孔。如果線多可以考慮多層板。
3、[問] 是不是板子上加的去耦電容越多越好？
[答] 去耦電容需要在合適的位置加合適的值。例如，在你的模擬器件的供電埠就進加，並且需要用不同的電容值去濾除不同頻率的雜散信號。
4、[問] 一個好的板子它的標準是什麼？
[答] 布局合理、功率線功率冗餘度足夠、高頻阻抗阻抗、低頻走線簡潔。
5、[問] 通孔和盲孔對信號的差異影響有多大？應用的原則是什麼？
[答] 採用盲孔或埋孔是提高多層板密度、減少層數和板面尺寸的有效方法，並大大減少了鍍覆通孔的數量。
但相比較而言，通孔在工藝上好實現，成本較低，所以一般設計中都使用通孔。
6、[問] 在涉及模擬數字混合系統的時候，有人建議電層分割，地平面採取整片敷銅，也有人建議電地層都分割，不同的地在電源源端點接，但是這樣對信號的回流路徑就遠了，具體應用時應如何選擇合適的方法？
[答] 如果你有高頻>20MHz信號線，並且長度和數量都比較多，那麼需要至少兩層給這個模擬高頻信號。一層信號線、一層大面積地，並且信號線層需要打足夠的過孔到地。這樣的目的是：
7、[問] 在電路板中，信號輸入插件在PCB左邊沿，mcu在靠右邊，那麼在布局時是把穩壓電源晶片放置在靠近接插件（電源IC輸出5V經過一段比較長的路徑才到達MCU），還是把電源IC放置到中間偏右（電源IC的輸出5V的線到達MCU就比較短，但輸入電源線就經過比較長一段PCB板）？或是有更好的布局？
[答] 首先你的所謂信號輸入插件是否是模擬器件？如果是是模擬器件，建議你的電源布局應儘量不影響到模擬部分的信號完整性．因此有幾點需要考慮：
首先你的穩壓電源晶片是否是比較乾淨，紋波小的電源．對模擬部分的供電，對電源的要求比較高；
模擬部分和你的ＭＣＵ是否是一個電源，在高電路的設計中，建議把模擬部分和數字部分的電源分開；
對數字部分的供電需要考慮到儘量減小對模擬電路部分的影響。
8、[問] 在高速信號鏈的應用中，對於多ASIC都存在模擬地和數字地，究竟是採用地分割，還是不分割地？既有準則是什麼？哪種效果更好？
[答] 迄今為止，沒有定論。一般情況下你可以查閱晶片的手冊。
ADI所有混合晶片的手冊中都是推薦你一種接地的方案，有些是推薦公地、有些是建議隔離地。這取決於晶片設計。
9、[問] 何時要考慮線的等長？如果要考慮使用等長線的話，兩根信號線之間的長度之差不能超過多少？如何計算？
[答] 差分線計算思路：如果你傳一個正弦信號，你的長度差等於它傳輸波長的一半是，相位差就是180度，這時兩個信號就完全抵消了。
所以這時的長度差是值。以此類推，信號線差值一定要小於這個值。
10、[問] 高速中的蛇形走線，適合在那種情況？有什麼缺點沒，比如對於差分走線，又要求兩組信號是正交的？
[答] 蛇形走線，因為應用場合不同而具不同的作用：
如果蛇形走線在計算機板中出現，其主要起到一個濾波電感和阻抗匹配的作用，提高電路的抗幹擾能力。計算機主機板中的蛇形走線，主要用在一些時鐘信號中，如PCI-Clk,AGPCIK,IDE,DIMM等信號線。
若在一般普通PCB板中，除了具有濾波電感的作用外，還可作為收音機天線的電感線圈等等。如2.4G的對講機中就用作電感。
對一些信號布線長度要求必須嚴格等長，高速數字PCB板的等線長是為了使各信號的延遲差保持在一個範圍內，保證系統在同一周期內讀取的數據的有效性（延遲差超過一個時鐘周期時會錯讀下一周期的數據）。
如INTELHUB架構中的HUBLink，一共13根，使用233MHz的頻率，要求必須嚴格等長，以消除時滯造成的隱患，繞線是惟一的解決辦法。一般要求延遲差不超過1/4時鐘周期，單位長度的線延遲差也是固定的，延遲跟線寬、線長、銅厚、板層結構有關，但線過長會增大分布電容和分布電感，使信號質量有所下降。
所以時鐘IC引腳一般都接;" 端接，但蛇形走線並非起電感的作用。相反地，電感會使信號中的上升沿中的高次諧波相移，造成信號質量惡化，所以要求蛇形線間距少是線寬的兩倍。
信號的上升時間越小，就越易受分布電容和分布電感的影響。
蛇形走線在某些特殊的電路中起到一個分布參數的LC濾波器的作用。
11、[問]在設計PCB時，如何考慮電磁兼容性EMC/EMI，具體需要考慮哪些方面？採取哪些措施？
[答] 好的EMI/EMC 設計必須一開始布局時就要考慮到器件的位置, PCB 疊層的安排，重要聯機的走法， 器件的選擇等。
例如時鐘產生器的位置儘量不要靠近對外的連接器，高速信號儘量走內層並注意特性阻抗匹配與參考層的連續以減少反射，器件所推的信號之斜率(slew rate)儘量小以減低高頻成分，選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲。
另外，注意高頻信號電流之回流路徑使其迴路面積儘量小(也就是迴路阻抗loop impedance 儘量小)以減少輻射， 還可以用分割地層的方式以控制高頻噪聲的範圍，適當的選擇PCB 與外殼的接地點。
12、[問] 請問射頻寬帶電路PCB的傳輸線設計有何需要注意的地方？傳輸線的地孔如何設置比較合適，阻抗匹配是需要自己設計還是要和PCB加工廠家合作？
[答] 這個問題要考慮很多因素．比如PCB材料的各種參數，根據這些參數建立的傳輸線模型，器件的參數等。
阻抗匹配一般要根據廠家提供的資料來設計。
13、[問] 在模擬電路和數字電路並存的時候，如一半是FPGA或單片機數字電路部分，另一半是DAC和相關放大器的模擬電路部分。各種電壓值的電源較多，遇到數模雙方電路都要用到的電壓值的電源，是否可以用共同的電源，在布線和磁珠布置上有什麼技巧？
[答] 一般不建議這樣使用．這樣使用會比較複雜，也很難調試。
14、[問] 您好，請問在進行高速多層PCB設計時，關於電阻電容等器件的封裝的選擇的，主要依據是什麼？常用那些封裝，能否舉幾個例子。
[答] 0402是手機常用；0603是一般高速信號的模塊常用；依據是封裝越小寄生參數越小，當然不同廠家的相同封裝在高頻性能上有很大差異。
建議你在關鍵的位置使用高頻專用元件。
15、[問] 一般在設計中雙面板是先走信號線還是先走地線？
[答] 這個要綜合考慮．在首先考慮布局的情況下，考慮走線。
16、[問] 在進行高速多層PCB設計時，應該注意的問題是什麼？能否做詳細說明問題的解決方案。
[答] 應該注意的是你的層的設計，就是信號線、電源線、地、控制線這些你是如何劃分在每個層的。
一般的原則是模擬信號和模擬信號地至少要保證單獨的一層。電源也建議用單獨一層。
17、[問] 請問具體何時用2層板，4層板，6層板在技術上有沒有嚴格的限制？（除去體積原因）是以CPU的頻率為準還是其和外部器件數據交互的頻率為準？
[答] 採用多層板首先可以提供完整的地平面，另外可以提供更多的信號層，方便走線。
對於CPU要去控制外部存儲器件的應用，應以交互的頻率為考慮，如果頻率較高，完整的地平面是一定要保證的，此外信號線要保持等長。
18、[問] PCB布線對模擬信號傳輸的影響如何分析，如何區分信號傳輸過程中引入的噪聲是布線導致還是運放器件導致。
[答] 這個很難區分，只能通過PCB布線來儘量減低布線引入額外噪聲。
19、[問] 近我學習PCB的設計，對高速多層PCB來說，電源線、地線和信號線的線寬設置為多少是合適的，常用設置是怎樣的，能舉例說明嗎？例如工作頻率在300Mhz的時候該怎麼設置？
[答] 300MHz的信號一定要做阻抗仿真計算出線寬和線和地的距離；電源線需要根據電流的大小決定線寬，地在混合信號PCB時候一般就不用「線」了，而是用整個平面，這樣才能保證迴路電阻，並且信號線下面有一個完整的平面。
20、[問] 請問怎樣的布局才能達到的散熱效果？
[答] PCB中熱量的主要有三個方面：
電子元器件的發熱；
P c B本身的發熱；
其它部分傳來的熱。
在這三個熱源中，元器件的發熱量，是主要熱源，其次是PCB板產生的熱，外部傳入的熱量取決於系統的總體熱設計，暫時不做考慮。
那麼熱設計的目的是採取適當的措施和方法降低元器件的溫度和PCB板的溫度，使系統在合適的溫度下正常工作。
主要是通過減小發熱，和加快散熱來實現。
21、[問] 可否解釋下線寬和與之匹配的過孔的大小比例關係？
[答] 這個問題很好，很難說有一個簡單的比例關係，因為他兩的模擬不一樣。一個是面傳輸一個是環狀傳輸。
可以在網上找一個過孔的阻抗計算軟體，然後保持過孔的阻抗和傳輸線的阻抗一致就行。
22、[問] 在一塊普通的有一MCU控制的PCB電路板中，但沒大電流高速信號等要求不是很高，那麼在PCB的四周外的邊沿是否鋪一層地線把整個電路板包起來會比較好？
[答] 一般來講，就鋪一個完整的地就可以了。
23、[問]
1）我知道AD轉換晶片下面要做模擬地和數字地的單點連接，但如果板上有多個AD轉換晶片的情況下怎麼處理呢？
2）多層電路板中，多路開關（multiplexer）切換模擬量採樣時，需要像AD轉換晶片那樣把模擬部分和數字部分分開嗎？
[答]
當然，保險起見，可以在MUX下方也放一個磁珠的封裝，調試時視具體情況來選擇在哪進行單點連接。
24、[問] 在常規的網絡電路設計中，有的採用把幾個地連在一起，有這樣的用法嗎？為什麼？謝謝！
[答] 不是很清楚您的問題。對於混合系統肯定會有幾種類型的地，總是會在一點將其連接一起，這樣做的目的是等電勢。大家需要一個共同的地電平做參考。
25、[問] PCB中的模擬部分和數字部分、模擬地和數字地如何有效處理？
[答] 模擬電路和數字電路要分開區域放置，使得模擬電路的回流在模擬電路區域，數字的在數字區域內，這樣數字就不會影響到模擬。
模擬地和數字地處理的出發點是類似的，不能讓數位訊號的回流流到模擬地上去。
26、[問] 模擬電路和數字電路在PCB板設計時，對地線的設計有哪些不同?需要注意哪些問題？
[答] 模擬電路對地的主要要求是，完整、迴路小、阻抗匹配。數位訊號如果低頻沒有特別要求；如果速度高，也需要考慮阻抗匹配和地完整。
27、[問] 去耦電容一般有兩個，0.1和10的，如果面積比較緊張的情況話，如何放置兩個電容，哪個放置背面好些？
[答] 要根據具體的應用和針對什麼晶片來設計。
28、[問] 請問老師，射頻電路中，經常會出現IQ兩路信號，請問這兩根線的長度是否需要一樣？
[答] 在射頻電路裡儘量使用一樣的。
29、[問] 高頻信號電路的設計與普通電路設計有什麼不同嗎？能以走線設計為例簡單說明一下嗎？
[答] 高頻電路設計要考慮很多參數的影響，在高頻信號下，很多普通電路可以忽略的參數不能忽略，因此可能要考慮到傳輸線效應 。
30、[問] 高速PCB，布線過程中過孔的避讓如何處理，有什麼好的建議？
[答] 高速PCB，少打過孔，通過增加信號層來解決需要增加過孔的需求。
31、[問] PCB板設計中電源走線的粗細如何選取？有什麼規則嗎?
[答] 可以參考：0.15×線寬(mm)=A,也需要考慮銅厚。
32、[問] 數字電路和模擬電路在同一塊多層板上時，模擬地和數字地要不要排到不同的層上？
[答] 不需要這樣做，但模擬電路和數字電路要分開放置。
33、[問] 一般數位訊號傳輸時多幾個過孔比較合適？（120Mhz以下的信號）
[答]不要超過兩個過孔。
34、[問] 在即有模擬電路又有數字電路的電路中，PCB板設計時如何避免互相干擾問題？
[答] 模擬電路如果匹配合理輻射很小，一般是被幹擾。幹擾源來自器件、電源、空間和PCB；數字電路由於頻率分量很多，所以肯定是幹擾源。
解決方法一般是，合理器件的布局、電源退偶、PCB分層,如果幹擾特點大或者模擬部分非常敏感，可以考慮用屏蔽罩 。
35、[問] 對於高速線路板，到處都可能存在寄生參數，面對這些寄生參數，我們是各種參數然後再來消除，還是採用經驗方法來解決？應該如何平衡這種效率與性能的問題？
[答] 一般來說要分析寄生參數對於電路性能的影響．如果影響不能忽略，就一定要考慮解決和消除。
36、[問] 多層板布局時要注意哪些事項？
[答] 多層板布局時，因為電源和地層在內層，要注意不要有懸浮的地平面或電源平面，另外要確保打到地上的過孔確實連到了地平面上，是要為一些重要的信號加一些測試點，方便調試的時候進行測量。
37、[問] 如何避免高速信號的crosstalk?
[答] 可以讓信號線離的遠一些，避免走平行線，通過鋪地或加保護來起到屏蔽作用，等等。
38、[問] 請問在多層板設計中經常會用到電源平面，可是在雙層板中需要設計電源平面嗎？
[答] 很難，因為你各種信號線在雙層布局已經差不多了。
39、[問] PCB板的厚度對電路有什麼影響嗎？一般是如何選取的？
[答] 厚度在作阻抗匹配時比較重要，PCB廠商會詢問阻抗匹配是在板厚為多少時進行計算的，PCB廠商會根據你的要求進行製作。
40、[問] 地平面可以使信號迴路，但是也會和信號線產生寄生電容，這個應該怎麼取捨？
[答] 要看寄生電容對信號是否有不可忽略的影響．如果不可忽略，那就要重新考慮。
41、[問] LDO輸出當做數字電源還是模擬電源意思是數字跟模擬哪個先接電源輸出好？
[答] 如果想用一個LDO來為數字和模擬提供電源，建議先接模擬電源，模擬電源經過LC濾波後，為數字電源。
42、[問] 請問應該在模擬Vcc和數字Vcc之間用磁珠，還是應該在模擬地和數字地之間用磁珠呢？
[答] 模擬VCC經過LC濾波後得到數字VCC，模擬地和數字地間用磁珠。
43、[問] LVDS等差分信號線如何布線？
[答] 一般需要注意：所有布線包括周圍的器件擺放、地平面都需要對稱。
44、[問] 一個好的PCB設計，需要做到自身儘量少的向外發射電磁輻射，還要防止外來的電磁輻射對自身的幹擾，請問防止外來的電磁幹擾，電路需要採取哪些措施呢？
[答] 的方法是屏蔽，阻止外部幹擾進入。電路上，比如有INA時，需要在INA前加RFI濾波器濾除RF幹擾。
45、[問] 採用高時鐘頻率的快速集成電路晶片電路，在PCB板設計時如何來解決傳輸線效應的問題？
[答] 這個快速集成電路晶片是什麼晶片？如果是數字晶片，一般不用考慮。
如果是模擬晶片，要看傳輸線效應是否大到影響晶片的性能 。
46、[問]在一個多層的PCB設計中，是否還需要覆銅呢？如果覆銅的話應該將其連接到哪一層？
[答] 如果內部有完整的地平面和電源平面，則頂層和底層可以不敷銅。
47、[問] 在高速多層PCB設計時，進行阻抗仿真一般怎麼進行，利用什麼軟體？有什麼要特別注意的問題嗎？
[答] 你可以採用Multisim軟體來仿真電阻電容效應。
48、[問] 有些器件的引腳較細，但是PCB板上走線較粗，連接後會不會造成阻抗不匹配的問題？如果有該如何解決？
[答] 要看是什麼器件．而且器件的阻抗一般在數據手冊上給出，一般和引腳粗細關係不大。
49、[問] 差分線一般都需要等長如果實在在LAYOUT中有困難實現，是否有其他補救措施？
[答] 可以通過走蛇形線來解決等長的問題，現在大多數的PCB軟體都可以自動走等長線，很方便。
50、[問] 在用萬用表測量晶片的模擬地與數字地接口的時候是導通的，這樣模擬地域數字地不就是多點連接了嗎？
[答] 晶片內部的地管腳都是連接在一起的。但是在PCB板上仍然需要連接。
理想的單點接地，應該是要了解晶片內部模擬和數字部分的連接點位置，然後把PCB板上的單點連接位置也設計在晶片的模擬和數字分界點。
51、[問] 由於受到板子尺寸的限制，我的電路板採用兩面貼片焊接晶片，板子上走了很多的過孔，信號線也走在附近，這樣走線會對信號產生幹擾嗎？
[答] 如果是低速數位訊號，應該問題不大。否則肯定會影響信號的質量。
52、[問] 數字線在考慮要不要做阻抗匹配時，是看信號傳出至反射回來時，總時間是否超過上升沿的20%，若超過則需阻抗匹配。請問模擬線要不要阻抗匹配？怎樣考慮？
[答] 低頻的模擬信號是不需要匹配的，射頻的模擬信號當然也要考慮匹配問題。
53、[問] 關於完整的地平面，在使用AD/DA晶片的板子上，如果層數比較多，可以提供一個完整的模擬地和一個完整的數字地；也可以在這兩層地平面上都分別劃分模擬地，數字地。二者孰優孰劣？
[答] 一般來講，都會鋪完整的地平面。除非是一些特殊的情況，比如板子的模擬部分和數字部分是明顯分開的，可以很容易地區分開。
54、[問] 用磁珠或MECCA連接數字、模擬地時，是利用其頻率特性，使數字地中高頻成分不影響模擬地，同時保證二者電平相等。那麼，0ohm電阻連接數字、模擬地有什麼作用，有時還只用一小塊銅連接，能分析一下嗎？
[答] 磁珠的等效電路相當於帶阻限波器，只對某個頻點的噪聲有顯著抑制作用，使用時需要預先估計噪點頻率，以便選用適當型號。
對於頻率不確定或無法預知的情況，磁珠不合。0歐電阻相當於很窄的電流通路，能夠有效地限制環路電流，使噪聲得到抑制。
電阻在所有頻帶上都有衰減作用(0歐電阻也有阻抗)，這點比磁珠強。銅皮類似於0ohm電阻。)
55、[問] 如何避免布線時引入的噪聲？
[答] 數字地與模擬地要單點接地，否則數字地回流會流過模擬地對模擬電路造成幹擾。
56、[問] PCB如何預防PWM等突變信號對模擬信號(如運放)產生的幹擾,又如何進行測試這種幹擾(輻射幹擾或傳導幹擾)的大小？除布局布線需要注意外,有無其他方法來進行抑制(除屏蔽的手段）？
[答] 要從運放的幾個接口入手，輸入端要防止空間耦合幹擾和PCB串擾（布局改善）；電源需要不同容值去耦電容。測試可以用示波器的探頭測試上面說的位置，判斷出幹擾從何而來。
PWM信號如果是通過低通濾波變成直流控制電壓的話，可以考慮就進做濾波，或者並聯對地一個小電容，讓PWM的波形變圓，減少高頻分量。
57、[問] 請問，在電路板中，一個ARM或者FPGA經常會向外連接很多RAM，FLAH這樣的器件，請問這些主晶片與這些存儲器之間的連線需要注意什麼，過孔的數目有什麼限制麼？數位訊號中常用的過孔孔徑大小是多少？過孔孔徑的大小對信號的影響大麼？
[答] 如果速度大於100MHz，則一根信號線上的過孔不要超過兩個，過孔不能太小，一般，10個mil的孔徑即可。
58、[問] 請問在布雙面板（高頻是）的時候，頂層地和底層地相連時的過孔也是越少越好嗎？那麼要怎麼放過孔比較合理呢？
[答] 過孔少是針對信號線，如果是地的過孔，適當的多一些會減少地迴路和阻抗。放的原則是就進器件。
59、[問] LVDS信號布線應該注意哪些？如何布線？
[答] 平行等長;
60、[問] 請問數據線並行布線是不是為了相互幹擾？
[答] 並行走線要注意線與線的間距，防止串擾發生。
61、[問] 在一塊4層板，布有一整個採集系統，有模擬放大、數字採集、MCU。布好後，如何測量此系統的輸入阻抗，如何做到系統的輸入阻抗和傳感器匹配，如何匹配，有沒有相關的設計原則？
[答] 不知道您的模擬信號的頻率多高，如果不高則不需要阻抗匹配。阻抗匹配可以用一些仿真軟體計算PCB的阻抗。例如AppCAD。器件的阻抗可以通過手冊查詢。
62、[問] 經常會看到PCB板上有很多地孔，這些地孔是越多越好嗎？有什麼規則嗎？
[答] 不是．要儘量減少過孔的使用，在不得不使用過孔時，也要考慮減少過孔對電路的影響。
63、[問] 在多層板布線的時候難免會有跨平面的現象。我們現在的做飯是在割平面時儘量優先照顧到差分線不跨平面。但有以為老師的說法是單端的不能跨，差分的反倒沒那麼嚴格。請教下老師對此的看法？
[答] 單端和差分信號在跨越地平面後都得回流回去，如果回流繞很大圈才回去，一樣會感應更多的幹擾進來，如果差分線上的噪聲一樣，則會彼此抵消，所以是有一定道理的。
64、[問] 在高速多層PCB設計時，數字地和模擬地怎麼區分？是根據器件的數據手冊中說明的進行連接嗎？
[答]高速設計不用分數字地和模擬地。
65、[問] 對PCB走線的熔斷電流如何考慮??PCB走線多大電流時會熔斷,和哪些因素有關?
[答] 參考0.15×線寬(mm)=A，這時電流。設計時候不能用熔斷電流做預算。這樣就是銅線的截面積。
66、[問] 請問，在信號輸入輸出接口和電源輸入接口等方面需要做哪些保護？電源為220V輸入轉直流時，在實際應用時，需要採取哪些防護措施？
[答] TVS管，保險絲這些在電源上是必須的。信號的話，看情況也得加TVS管，及二極體來保護模擬電路輸入出現大電壓的情況。
67、[問] 見PCB板的布線折彎時有45度角和圓弧兩種，有何優缺點，怎麼選擇？
[答] 從阻抗匹配的角度，這兩種線都可以做成匹配的彎角。但是圓角可能不好加工。
68、[問] 在高頻走線中如果尺寸受限，常用的走線方法或者說合理的走線方法有那些？比如說蛇形走線，可以嗎？
[答] 不好，會引入更多寄生參數。
69、[問] 請問在使用儀表放大器時關鍵的輸入型號，我在器件層其周圍還有必要覆銅嗎，我在器件的底層已經覆銅了。還有儀表放大器的反饋電阻我是用直插的，引線就長了，換成貼片的電阻溫漂和就達不到要求，請問該怎樣處理？
[答] 一般儀放晶片資料會有推薦的Layout的方法及圖，可以參考。保證引線短和粗是必須的。選用貼片低的電阻還是直插高的電阻哪種好，得看具體調試的結果。
70、[問] PCB軟體可以自動布線，但器件的位置布局是不是得手動放置？
[答] 布局布線都手動完成。
71、[問] 在做PCB板制板時，PCB選材有沒有什麼特殊的規定或是一般如何選材？我現在在製作高頻信號電路板，請問您選擇什麼材質的PCB板較好？
[答] 目前較多採用的高頻電路板基材是氟糸介質基板，如聚四氟乙烯(PTFE)，平時稱為特氟龍，通常應用在5GHz以上。做板時跟PCB廠商說明即可。
72、[問] 我是PCB設計的初學者，我想了解下去耦電容的選型規則是什麼？還有值的大小怎麼計算？
[答] 一般情況，對於電源產生部分，要用10u和0.1u的電容去耦，要同時考慮高頻和低頻的去耦；對於其他原件一般都是用0.1u的電容在電源部分去耦。
73、[問] 一個5khz的脈衝信號在板子上走20cm長，10mil寬的走線之後，其衰減能達到多少呢？
[答] 不同的材質的ＰＣＢ的寄生參數不同，可以根據你使用的寄生參數建立模型來計算。
74、[問] 在高頻中走的微帶線走線與地平面的距離有什麼要求嗎？比如說大於1mm。還是沒有太大的要求，只要差不多就可以了？還是要按共面波導計算？
[答] 一定要用共面波導或者微帶線的阻抗仿真計算。
75、[問] 如何布線才能儘可能地降低線間高頻信號的串擾？
[答] 高頻信號匹配好會減少反射，同樣也會減少輻射。
76、[問] 想請問在DC-DCConvertIC，在IC下方需要連接到地平面，透過Via連接到地平面，Via孔的數量多與少影響程度為何？
[答] 一般可以根據參考設計來設計．由於電流較大，可能需要一定數量的Via。
77、[問] 阻抗匹配時，若引腳給出的阻抗值為複數，即既有阻抗部分又有電抗部分，這時阻抗匹配如何做？光考慮電阻部分嗎？
[答] 考慮共軛匹配，將阻抗的虛部抵消。
78、[問] 高頻中集中參數和分布參數那種比較好？要怎麼選擇這兩種方法比較合適呢？
[答] 分布方法，較高，但比較複雜；集總方式相對簡化，但有一定誤差。
79、[問] 雙層板連接上下覆銅地的過孔分布有何要求？
[答] 一般來講只是為了提高連通性的話，應該對分別沒有太多要求。
80、[問] 如何在中頻應用中，如何平衡放大器輸入端的寄生電感和寄生電容?
[答] 一般來講寄生電感和電容對中頻電路的影響較小，可以忽略．只要保證不引入大的寄生電容和電感值就行了。
81、[問] 怎樣能有效減少電路元件間的幹擾影響，以及放大器如何布局才能限度的抑制紋波的引入？
[答] 減少幹擾的原則是：
紋波減少的原則也是：
82、[問] 6層設計時，層的分配技巧，那些走線要走中間層？
[答] 看你的設計了。原則是保證模擬信號線和模擬地有單獨兩層。
83、[問] 在模擬地和數字地相連時，採用的方法是否在數字地處接一個合適的磁珠到模擬地？那這個磁珠要怎麼選呢？
[答] 磁珠主要是起到隔離高頻噪聲的作用，不同的磁珠濾波頻率不同，所以要根據板上噪聲的情況來選擇合適的器件。
84、[問] 請問對於高於5G以上的訊號布局有何要注意的地方?
[答] 既要考慮傳輸線效應，又要考慮寄生效應，還有EMI的問題。
85、 [問] 電路中有高速邏輯器件時，布線長度為多大？
[答] 布線不怕長，就怕不對稱或者有比較大的差，這樣容易因為時延造成錯誤的邏輯。
86、[問] 在高速數字電路板中，有多個不同電壓值的電源，鋪電源平面時應該儘量採用多層電源平面還是在同一層電源平面上分開布置好？
[答] 可以在一個平面上多個電壓，注意之間隔離開。也可以把重要的電源單獨走一層，這樣保證它不受其他電源幹擾。
87、[問] 在走差分線的時候由於空間限制，不能完全等距等長，請問是等距優先還是等長優先？
[答] 等長可以保證阻抗匹配，但是不等距實際上對差分匹配也有影響，需要仿真測試。
88、[問] 在PCB布局中，如何減少電磁幹擾？另外哪些模塊應該距離主控制晶片近一點？
[答] 對於主控制器，主要傳輸數位訊號，所以模擬和電源部分應遠離控制器；對於減小電磁幹擾，需要注意匹配，去耦，布局布線，分層等問題，建議參考一些資料。
89、[問] 考慮信號完整性時，如果只知道數字晶片的頻率是1GHZ，一般會估算他的上升時間是為周期的1/10，即0.1ns。有何依據嗎？
[答] 這是一個一般性原則，沿的速度取決於器件輸出口的速度。如果太慢會影響判決。再快了晶片工藝達不到了。