採樣保持電路圖(五款採樣保持電路設計原理圖詳解)

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採樣保持電路圖（五款採樣保持電路設計原理圖詳解）

發表於 2018-02-23 09:59:44

採樣保持電路（採樣/保持器）又稱為採樣保持放大器。當對模擬信號進行A/D轉換時，需要一定的轉換時間，在這個轉換時間內，模擬信號要保持基本不變，這樣才能保證轉換精度。採樣保持電路即為實現這種功能的電路。
　　採樣保持電路能夠跟蹤或者保持輸入模擬信號的電平值。在理想狀況下，當處於採樣狀態時，採樣保持電路的輸出信號跟隨輸入信號變化而變化；當處於保持狀態時，採樣保持電路的輸出信號保持為接到保持命令的瞬間的輸入信號電平值。當電路處於採樣狀態時開關導通，這時電容充電，如果電容值很小，電容可以在很短的時間內完成充放電，這時，輸出端輸出信號跟隨輸入信號的變化而變化；當電路處於保持狀態時開關斷開，這是由於開關斷開，以及集成運放的輸入端呈高阻狀態，電容放電緩慢，由於電容一端接由集成運放構成的信號跟隨電路，所以輸出信號基本保持為斷開瞬間的信號電平值。

採樣保持電路圖設計（一） 採樣保持放大器SMP04用做多路輸出選擇器電路圖

如圖所示為SMP04用做多路輸出選擇器，與解碼器、D／A轉換器構成的四路數字-模擬轉換電路。數位訊號輸入模數轉換器DAC8228，輸出產生5～10V模擬電壓送副SMP04，地址輸入通道解碼器，不同的地址解碼後分別控制四路開關，以分別輸出四模擬信號。採用DAC8228產生DAC電壓輸出可以使電路得以最大的簡化。為了將輸出電壓幹擾減小到最小，在採樣信號被確認之前，必須保證有5μs的最後電壓建立時間。每一個採樣保持放大器必須在每一秒鐘或更低時問刷新一次，以確保輸出電壓下降率不超過10mV或1／2LSB（最小有效位）。

採樣保持電路圖設計（二）

如圖所示為由SMP04與運放構成的增益為10的採樣保持放大電路。電路中將SMP04置於運放OP490的反饋迴路中，當S非／H=0時，SMP04內部開關閉合，運放OP490的反饋迴路接通，電路增益由運放本身及反饋電阻決定，圖中增益設置為10，輸出端輸出放大後的採樣電壓。當S非／H=1時，SMP04內部開關斷開，運放OP490反饋迴路也無法形成，輸出端輸出保持在內部保持電容上最近一次的採樣電壓，且不受輸入端信號影響。運放輸出端的兩個二極體1N914起鉗位作用，防止當SMP04保持狀態時造成運放飽和。

採樣保持電路圖設計（三） lf398峰值採樣保持電路

1.lf398的峰值保持電路

圖1：峰值保持電路原理圖

峰值保持電路探測核脈衝幅度信號並在脈衝峰值時刻通知保持峰值，同時向單片機提出中斷申請信號，使單片機響應中斷啟動A/D轉換;轉換結束後單片機使採樣保持器復原為採樣狀況，實現系統的邏輯控制。峰值保持電路原理圖如圖1所示。U4是晶片LF398，它是美國國家半導體公司研製的集成採樣保持器。它只需外接一個保持電容就能完成採樣保持功能，其採樣保持控制端可直接接於TTL，CMOS邏輯電平。

圖2

U1和U2是比較器LM311，U3是D觸發器74LS74，U5A是與門74LS08。放大後的脈衝核信號一路輸入到下閾比較器，另一路接輸入到LF398。當核信號大於下閾時，比較器U1輸出高電平，得到上升沿，上升沿再觸發U3A，它的Q端輸出高電平和U3B的Q非端相與得到高電平，去控制LF398的採樣控制端進入採樣狀態。當LF398的輸出端信號幅度比輸入端大時，即到達峰值時，比較器U2出高電平，得到上升沿，上升沿再觸發U3B，它的Q非端輸出低電平，U5A輸出變為低電平，LF398進入保持狀態。U3B的Q非端輸出的下跳沿作為單片機的中斷信號，當A/D轉換結束後，單片輸出放電和清零CLR信號使採樣保持器復原。電路波形見圖2。

採樣保持電路圖設計（四）

將一個經典的模擬累加器與一個採樣保持放大器級聯對一組模擬電壓的採樣進行保持。經典的模擬累加器是一個運放加上至少三隻精密電阻。這些電阻的值應儘可能低，以避免影響累加器的帶寬。但這些低值電阻會消耗功率。此外，累加器與採樣保持放大器的結構也帶來了另一種缺點，當兩個輸入電壓幅度相近而極性相反時，就會顯示出這種缺點。此時，即使輸入電壓幅度很高，得到的總和也很低，如果輸入電壓幅度相等則總和為零。對低電壓的採樣通常會使輸出電壓出現相對較大的誤差，因為每個放大器都有一些動態誤差，如殘留的寄生電荷傳入存儲電容。一個模擬電壓採樣保持電路：

採樣保持電路圖設計（五）

圖中所示是用SF357運放組成的電壓採樣保持電路。這種電壓採樣保持電路可以方便地觀察任一時間內的被測瞬間電壓值。

在測試電壓時，只需將其輸入端跨接於被測電壓的兩端，接著

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