1nm電晶體誕生 驚嘆「突破物理極限」

2021-01-06 TechWeb

【環球時報綜合報導】現代生活已經離不開電子晶片,而晶片上的電晶體體積越小,處理器的性能提升得越多。美國勞倫斯伯克利國家實驗室教授阿里·加維領導的一個研究小組近日利用新型材料研製出全球最小電晶體,其電晶體製程僅有1納米,被媒體驚嘆為「突破物理極限」。

據印度NDTV新聞網8日報導,按照傳統的晶片製造工藝,7納米堪稱物理極限,一旦電晶體大小低於這一數字,它們就會產生所謂「量子隧穿」效應,為晶片製造帶來巨大挑戰。而美國研究團隊沒有使用傳統的矽材料,而是利用碳納米管和一種被稱為二硫化鉬的半導體材料製作出了雛形裝置。其中一名研究學者穆恩·金說:「矽電晶體正在接近它們的規模限制,我們的研究對超越矽電晶體技術規模限制的可行性提供了新的認識。」

美國《國際財經時報》7日稱,這個全球最小電晶體打破了之前人們一直認為的「電晶體最小尺寸不可逾越」的障礙。美國《麻省理工科技評論》雜誌7日稱,至少在理論上,這個新發現意味著當前電子零部件的體積還有較大的縮減空間。目前使用的主流晶片製程為14納米,明年整個業界就將開始向10納米製程發展。相比之下,一根頭髮的直徑約為8萬-10萬納米。但該雜誌也承認,新的研究結果只是一種理論證明,距離切實可行的產品還有很長的路。「把這些數以十億計的納米電晶體安置在一塊晶片上,量產難度可能會非常高,價格也可能極其昂貴」。▲ (羅 俊)

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    晶片除此之外,人們還通過摩爾定律和物理公式計算出了矽基晶片的物理極限是7nm。從這方面來看,英特爾遲遲不能突破7nm工藝似乎在情理之中。不過,同為世界知名的晶片巨頭,臺積電卻能生產出5nm的晶片,並且還公布了3nm以及2nm晶片的試產計劃。這樣看來,摩爾定律依然在生效,因為臺積電的計劃是按照大約兩年的間隔來制定的,而且所謂的物理極限在臺積電面前也不存在。
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    臺積電2nm採用全新的多橋通道場效電晶體(MBCFET)架構,區別與3nm以及5nm採用鰭式場效電晶體(FinFET)架構。 據業內人士稱,臺積電2nm工藝在2023年下半年量進行風險性試產,良品率預計能夠達到90%。
  • 8000餘名工程師攻堅2nm工藝,臺積電意欲突破晶片製程極限
    那麼2nm是否會是晶片製程工藝的物理極限嗎?其實自1995年開始,晶片工藝就一直遵循摩爾定律的發展趨勢在不斷突破,從最早的0.5um工藝發展至現在的7nm、5nm、3nm工藝,甚至是2nm。晶片製程工藝不斷突破的背後所需付出的是呈指數式增長的研發成本,為了提升製程工藝極限,臺積電可謂野心勃勃。所謂的製程工藝指的是IC內電路與電路之間的距離,俗稱線寬,等同於晶片上組基本組成單位——電晶體的寬度。
  • 8000餘名工程師攻堅2nm工藝,臺積電意欲突破晶片製程極限
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    曾經很長的一段時間,業界都認為,7nm就是基於矽材料製造晶片的物理極限,這個「極限」如何就被突破了?這要從晶片的基礎技術說起。7nm之所以被長期認為是物理極限,是因為晶片製造時,一旦電晶體大小低於7nm,它們在物理形態上就會非常集中,以至於產生量子隧穿效應,漏電情況也將更難以應付。半導體材料的「通」與「斷」不再能得到良好控制的情況下,這個極限也就到了。因此,業界普遍認為,想解決這一問題就必須突破現有的邏輯門電路設計,讓電子能持續在各個邏輯門之間穿梭。
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    據最新報導,臺積電在2nm晶片技術上取得了重大突破,雖然目前尚未透露具體細節。但有消息稱,2nm工藝有望在2023年下半年進行風險性實驗,並於2024年進入量產階段。臺積電還表示,2nm的突破將再次拉大與競爭對手的差距,並繼續推進1nm工藝的研發。
  • 為何臺積電能突破7納米極限,生產出5納米晶片?
    英特爾除此之外,人們還通過摩爾定律和物理公式計算出了矽基晶片的物理極限是7nm。從這方面來看,英特爾遲遲不能突破7nm工藝似乎在情理之中。不過,同為世界知名的晶片巨頭,臺積電卻能生產出5nm的晶片,並且還公布了3nm以及2nm晶片的試產計劃。這樣看來,摩爾定律依然在生效,因為臺積電的計劃是按照大約兩年的間隔來制定的,而且所謂的物理極限在臺積電面前也不存在。
  • 深度| 臺積電攻堅2nm投入8000工程師人力,摩爾定律下,到底工藝極限...
    曾經很長的一段時間,業界都認為,7nm就是基於矽材料製造晶片的物理極限,這個「極限」如何就被突破了?這要從晶片的基礎技術說起。7nm之所以被長期認為是物理極限,是因為晶片製造時,一旦電晶體大小低於7nm,它們在物理形態上就會非常集中,以至於產生量子隧穿效應,漏電情況也將更難以應付。半導體材料的「通」與「斷」不再能得到良好控制的情況下,這個極限也就到了。
  • 臺積電:2nm晶片研發重大突破,1nm也沒問題
    原標題:臺積電:2nm晶片研發重大突破,1nm也沒問題     一、臺積電:第一家官宣2nm工藝,研發進度超前     據臺灣經濟日報報導,臺積電2nm工藝取得重大突破,研發進度超前,業界看好其2023年下半年風險試產良率就可以達到90%。
  • 1nm製程實現:半導體工藝突破極限
    Intel、TSMC及三星三大半導體工廠今年將量產10nm工藝,他們中進度快的甚至準備在明年上馬7nm工藝,2020年前後則要推出5nm工藝。但是隨著製程工藝的升級,半導體工藝也越來越逼近極限了,製造難度越來越大。5nm之後的工藝到現在為止都沒有明確的結論,電晶體材料、工藝都需要更新。
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    在美國舉行的SFF 2018 USA三星製程討論會上,三星全面公開宣布5nm、4nm、3nm未來製程計劃,直達物理極限!並且高性能低功耗相互兼顧。7LPP(7nm Low Power Plus)是屬於三星首次將在該項目中使用EUV極紫外線光刻技術,並且在今年下半年開始投產,而關鍵部分IP正在研發中,預計明年上半年完成。5LPE(5nm Low Power Early)不僅7nm即將進行,三星還將目光放至未來,在原有的7LPP基礎上繼續創新,進一步縮小晶片核心面積,並且擁有更低的功耗。
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    據最新報導,臺積電在2nm晶片技術上取得了重大突破,雖然目前尚未透露具體細節。但有消息稱,2nm工藝有望在2023年下半年進行風險性實驗,並於2024年進入量產階段。臺積電還表示,2nm的突破將再次拉大與競爭對手的差距,並繼續推進1nm工藝的研發。
  • 臺積電2nm技術重大突破,距離1nm工藝CPU還有多遠?
    據悉臺積電2nm工藝取得重大突破,研發進度超前,業界看好其2023年下半年風險試產良率就可以達到供應鏈透露,有別於3nm和5nm採用鰭式場效應電晶體(FinFET),臺積電的2nm工藝改用全新的多橋通道場效電晶體(MBCFET)架構。