芯粒助推中國半導體產業發展

2020-12-04 東方財富網

原標題：芯粒助推中國半導體產業發展

　　10月14日，由中國半導體行業協會、中國電子信息產業發展研究院主辦的第三屆全球IC企業家大會暨第十八屆中國國際半導體博覽會(IC China2020)在上海開幕。芯原微電子(上海)股份有限公司董事長兼總裁戴偉民發表了題為《芯粒：中國半導體產業的機遇與挑戰》的主題演講。戴偉民表示，芯粒(Chiplet)市場呈現快速發展態勢，到2024年，將達到58億美元。

　　晶片設計成本越來越高

　　戴偉民在演講中表示，電晶體數量隨著特徵線寬的減小而大幅提升，從而支撐手機晶片性能的不斷升級。他以蘋果公司手機晶片為例，在16nm工藝下，其手機晶片的電晶體數量為33億個；在7nm工藝下為69億個；在5nm工藝時預計將達100億個。單位面積下電晶體數量的快速上升促使電晶體的單位成本快速下降，蘋果公司晶片單個電晶體的生產成本在16nm工藝下為4.98美元/10億個電晶體，在7nm工藝下僅為2.65美元/10億個電晶體。

　　戴偉民指出，當前，晶片設計成本越來越高，以工藝製程處於主流應用時期的設計成本為例，工藝節點為28nm時，單顆晶片設計成本約為0.41億美元；而工藝節點為7nm時，設計成本則快速升至約2.22億美元。其中早期使用和成熟期使用的成本相差1倍以上，但成熟期的使用成本仍非常高。全球領先的晶片設計公司(fabless)的研發/營收佔比居高不下，在25%以上。戴偉民認為，Fabless模式演進催生晶片設計服務產業，半導體IP授權和集成電路設計服務行業的發展催生更多機遇。全球半導體IP市場發展規模呈上升趨勢，將從2019年的50億美元，上升至2027年的101億美元，增長1倍以上。

　　芯粒技術快速發展

　　戴偉民表示，工藝技術的進步帶來設計成本的挑戰，現階段，先進工藝帶來的設計成本攀升逐漸削弱了單個電晶體的平均成本效益。因此，更高的矽利用率會帶來更高的產量，推動芯粒(Chiplet)市場快速發展。芯粒處理器晶片的全球市場規模，由2018年的6.45億美元將上升至2024年的58億美元，2035年將達到570億美元。目前，Marvell、AMD、英特爾、臺積電等大公司都相繼發布了芯粒產品。據了解，目前，芯粒涵蓋三種封裝技術，即Organic Substrates、Passive Interposer(2.5D)以及Silicon Bridges。

　　「芯原公司提出IP即芯粒(IP as a Chiplet)理念，旨在以芯粒實現特殊功能IP的『即插即用』，解決7nm、5nm及以下工藝中性能與成本的平衡，並降低較大規模晶片的設計時間和風險，從SoC中的IP到SiP中以芯粒形式呈現的IP。」戴偉民表示。

　　戴偉民強調，芯粒將帶來新的產業機會：降低大規模晶片設計的門檻；升級為芯粒供應商，提升IP的價值且有效降低晶片客戶的設計成本；增設多晶片模塊(Multi-Chip Module，MCM)業務，芯粒迭代周期遠低於ASIC，可提升晶圓廠和封裝廠的產線利用率；建立新的可互操作的組件、互連、協議和軟體生態系統。他舉例說，目前國內已有公司涉足這個領域。長電科技依靠多年eWLB 扇出型封測量產經驗，2020年面向高性能計算、5G及物聯網等應用推出一系列芯粒產品，包括基於RDL First 的中道扇出型晶圓級封裝及配套的高密度FCBAG後道封裝。據介紹，RDL 線寬線距達到2微米。2021年長電科技計劃推出基於矽轉接板的2.5D 芯粒產品，封測精度和密度進一步提升。

　　終極內存和緩存技術有效降低系統成本

　　FLC終極內存/緩存技術(FLC)是一種創新性的低成本、低功耗和高效率的內存/緩存技術。它可以低成本地擴大DRAM內存容量，提供大緩存並有極高的緩存命中率，利用片內SRAM(靜態隨機存取存儲器)或片上定製DRAM(動態隨機存取存儲器)來提高DRAM性能，並有效降低DRAM內存的功耗及系統功耗，在不改變現有晶片的系統結構的基礎上有效降低系統成本。

　　隨著機器學習和人工智慧、大數據、高性能計算設備和物聯網設備的大量湧現，芯原和合作廠商擬共同研發採用全新高性能計算機架構的終極內存/緩存技術，將為高性能計算機平臺、筆記本電腦、平板電腦、行動電話等提供一個全新的高性能、高效率和低成本計算的內存方案，並可以顯著節約系統總體成本。「我們研發的內容包括：開發終極內存/緩存技術控制器和封裝內緩存晶片技術；研發完成後，將基於終極內存/緩存技術開發應用處理器方案，採用芯原領先的視頻編解碼技術提供豐富的接口並支持擴展異構計算，例如PCI-E、CCIX、USB Type-C MIPI攝像頭、4K顯示等。」戴偉民表示。

（文章來源：中國電子報）

(責任編輯：DF150)

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