半導體工藝40年(中)

一、半導體工藝的節點和發展

隨著廣泛的應用和資本家對於利潤的追求，半導體工藝上世紀末開始飛速發展，實際上由於集成電路的發明，集成電路工藝成為半導體工藝的主角。其發展軌跡也印證了摩爾定律，隨著個人智能設備如手機的普及，.。。。180nm、130nm、90nm、65nm、40nm、28nm、16nm(納米)。。。一路發展，這個叫做技術節點，是ITRS（國際半導體技術發展藍圖）根據工藝技術的發展制定的，2010年開始提出「等效擴展」（而不是幾何擴展）。

1、技術節點的含義：

圖一：節點-半間距-溝道長

簡單地說，在早期的時候，可以姑且認為是相當於電晶體的尺寸（如圖一）。這個溝道的長度，和前面說的電晶體的尺寸，大體上可以認為是一致的。但是二者是有區別的，溝道長度是一個電晶體物理的概念。後期（見圖一）用於技術節點的那個尺寸，是製造工藝的概念，二者相關，但是不相等。

主要半導體工藝節點你會發現是一個大約為0.7為比的等比數列，等效面積減半。當然，前面說過，在現在，這只是一個命名的習慣，跟實際尺寸已經有差距了。

2、工藝節點的影響（集成度、頻率、功耗等）

圖二：35年集成電路工藝特性變化

理論上這個尺寸代表了工藝的先進程度包括性能：

首先因為電晶體尺寸越小，速度就越快（圖二2004年前）。因為電晶體（在開關電路中一般是指絕緣柵場效應管）的作用，簡單地說，是把電子從一端(S)，通過一段溝道，送到另一端(D)，這個過程完成了之後，信息的傳遞就完成了。因為電子的速度是有限的，在現代電晶體中，一般都是以飽和速度運行的，所以需要的時間基本就由這個溝道的長度來決定。越短，就越快。

其次尺寸縮小之後，集成度（單位面積的電晶體數量）提升，這有多個好處，一來可以增加晶片的功能，二來更重要的是，根據摩爾定律，集成度提升的直接結果是成本的下降。這也是為什么半導體行業50年來如一日地追求摩爾定律的原因，因為如果達不到這個標準，你家的產品成本就會高於能達到這個標準的對手，你家就倒閉了。

再有電晶體縮小可以降低單個電晶體的功耗，根據經典的模型（IBM提出的Dennard Scaling）下同電場、面積越小需要的電壓越低，因為縮小的規則要求，同時會降低整體晶片的供電電壓，進而降低功耗。不過單位面積功耗通常是不會明顯下降的，達到一定程度會導致嚴重的問題。

有個流行的傳說：在2000左右的時候，人們已經預測，根據摩爾定律的發展，如果沒有什麼技術進步的話，電晶體縮小到2010左右時，其功耗密度可以達到火箭發動機的水平，這樣的晶片當然是不可能正常工作的。不過這是按照當時工藝技術水平估計的，後來採取很多辦法緩解了這個過程。不過業界現在也沒有找到真正徹底解決電晶體功耗問題的方案，實際的做法是一方面降低電壓（功耗與電壓的平方成正比），一方面不再追求時鐘頻率。因此在上圖中，2005年以後，CPU頻率不再增長，性能的提升主要依靠多核架構。這個被稱作「功耗牆」（不同於電子產品中人為設定的功耗牆）。

二、技術瓶頸和突破

既然提高技術節點（縮小 工藝），能夠降低成本、提高性能和功能、降低功耗，所以工藝技術一段時間迅猛進步，不過很快就遇到問題。問題歸納起來很簡單，再縮小難度太大成本太高甚至沒辦法，而且性能沒法提高甚至會下降，還有前面提高的單位面積功耗也是一個問題。

圖三：絕緣柵場效應管原理示意圖

想說說電晶體結構，這是一個最基本的絕緣柵場效應電晶體的結構示意圖，是構成開關電路最基本的單元。實際的結構可能有出入，但原理不變。Gate是柵極，可以通俗地看作控制極，Source是源極，Drain是漏極，顧名思義就是通過柵極的電壓控制源極到漏極的電流，Oxide是絕緣層（通常是直接生成的二氧化矽），說明是靠電場（和電壓成比例）而不是電流控制。數字集成電路中大部分是這樣的開關，開關的特性如圖四。虛線為理想狀態，實際上不可能，藍色和紅色代表實際情況，藍色為好的狀態、紅色較差。

圖四：場效應管開關特性

1、繼續縮小工藝的問題

第一個問題是經典模型不靈了

經典物理模型是基於宏觀尺度，而原子尺度的計量單位是安，為0.1nm。

10nm的溝道長度，也就只有不到100個矽原子而已。電晶體本來的物理模型這樣的：用量子力學的能帶論計算電子的分布，但是用經典的電流理論計算電子的輸運。電子在分布確定之後，仍然被當作一個粒子來對待，而不是考慮它的量子效應。因為尺寸大，所以不需要。但是越小，就越不行了，就需要考慮各種複雜的物理效應，電晶體的電場模型也不再適用。

第二個問題是出現了短溝道效應：電晶體性能依賴的一點是，必須要打得開，也要關得緊。短溝道器件，打得開沒問題，但是關不緊，原因就是尺寸太小，內部有很多電場上的互相干擾，以前都是可以忽略不計的，現在則會導致柵端的電場不能夠發揮全部的作用，因此關不緊。關不緊的後果就是有漏電流，簡單地說就是不需要、浪費的電流。目前，集成電路中的這部分漏電流導致的能耗，已經佔到了總能耗的接近半數，所以也是目前電晶體設計和電路設計的一個最主要的目標。

第三問題是，二氧化矽早期是一個絕妙的絕緣層，概括就是方便有效。在尺寸縮小到一定限度時，也出現了問題。別忘了縮小的過程中，電場強度是保持不變的，在這樣的情況下，從能帶的角度看，因為電子的波動性，如果絕緣層很窄很窄的話，那麼有一定的機率電子會發生隧穿效應而越過絕緣層的能帶勢壘，產生漏電流。可以想像為穿過一堵比自己高的牆。這個電流的大小和絕緣層的厚度，以及絕緣層的「勢壘高度」，成負相關。因此厚度越小，勢壘越低，這個漏電流越大，對電晶體越不利。而且絕緣柵場效應管的開關性能、工作電流等等，都需要擁有一個很大的絕緣層電容。實際上，如果這個電容無限大的話，那麼開關特性，電流就會接近理想化。這個電容等於介電常數除以絕緣層的厚度。顯然，厚度越小，面積越大，介電常數越大，電容就越大，對電晶體越有利。絕緣層的厚度要不要繼續縮小。實際上在這個節點之前，二氧化矽已經縮小到了不到兩個納米的厚度，也就是十幾個原子層的厚度，漏電流的問題已經取代了性能的問題，成為頭號大敵。

最後一個關鍵問題是常規工藝做不出來或者能做出來但代價很大。決定製造工藝的最小尺寸的東西，叫做光刻機。它的功能是，把預先印製好的電路設計，像洗照片一樣洗到晶片表面上去，在我看來就是一種bug級的存在，因為吞吐率非常地高。否則那麼複雜的集成電路，如何才能製造出來呢？2004年intel的處理器需要30多還是40多張不同的設計模板，先後不斷地曝光，才能完成整個處理器的設計的印製。

所有用光的東西，都存在衍射。光刻機不例外。因為這個問題的制約，任何一臺光刻機所能刻制的最小尺寸，基本上與它所用的光源的波長成正比。波長越小，尺寸也就越小，這個道理是很簡單的。目前的主流生產工藝採用荷蘭ASML（艾斯摩爾）生產的步進式光刻機，所使用的光源是193nm的特種(ArF)分子振蕩器產生的，被用於最精細的尺寸的光刻步驟。相比目前量產的電晶體尺寸一般是20nm (14nm node)，已經有了10倍以上的物理尺寸差距，可想而知工藝的難度。

2、推進技術節點的奇思妙想

上面談到了半導體工藝發展到2000左右，開始遇到一系列新問題，腳步開始放慢。但人類區別於動物的就是大腦發達，而科學家工程師區別於普通人是更會利用大腦解決問題。當然，這需要大量的實驗、資金還有必不可少的運氣。

IBM的SOI（絕緣矽工藝）

之前的電晶體下面都有一個非常大的矽基底，叫做耗盡層，並非主要的工作區域(溝道），僅做為吸收平衡電荷用，但這部分會產生漏電流。IBM的工程師（具體我也不知道是誰）把這部分矽直接拿掉，換成絕緣層，絕緣層下面才是剩下的矽，這樣溝道就和耗盡層分開了，因為電子來源於兩極，但是兩極和耗盡層之間，被絕緣層隔開了，這樣除了溝道之外，就避免額外漏電，同時也減少了工作區域尺寸，一舉多得。250納米之後長期使用，這種工藝一直使用到今天（主要是一些相對較老的工藝）。當然，intel等在此思路基礎上發展的改進型high-k絕緣層/金屬柵工藝以及FinFET才是現在的主流工藝。

Ge strained（鍺摻雜改性）溝道

通過在適當的地方摻雜一點點的鍺到矽裡面去，鍺和矽的晶格常數不同，因此會導致矽的晶格形狀改變，而根據能帶論，這個改變可以在溝道的方向上提高電子的遷移率，而遷移率高，就會提高電晶體的工作電流從而提高性能。這種方法對P溝道Mos更有效。intel65納米工藝j就採用了Ge strained。

高K值的絕緣層和金屬柵

前面說到二氧化矽厚底降低到一定程度會生產不可忽視的漏電問題，很直接的想法就是找一種沒有這問題同時介電常數高（更大的電容意味著更好的開關特性）的代替材料。經過海量的試驗，最後找到一種名為HfO2的材料。這個就叫做high-k，這裡的k是相對介電常數，也就是高介電常數材料的意思。但是high-k材料有兩個缺點，一是會降低工作電流，二是會改變電晶體的閾值電壓。原因也找到了都和high-k材料內部的偶極子（帶極性和電場）分布有關。high-k材料的電場會降低溝內的道載流子遷移率（影響電流），並且影響在界面上的電子分布態勢（影響閾值電壓），這樣一來就影響開關特性了。但是某些金屬（或者合金具體屬於商業機密）有一個效應叫做鏡像電荷，可以中和掉high-k材料的絕緣層裡的偶極子電場對溝道和電子分布的影響。這樣一來就兩全其美啦。intel45納米採用了這些技術各方面有一個明顯的提高，也帶來了巨大的商業利益，摩爾工藝趨勢又差不多回歸了。

FinFET（英特爾叫做Tri-gate），三柵極電晶體

圖五：FinFET示意圖

傳統的電晶體（圖三），在尺寸很短的電晶體裡面，因為短溝道效應，漏電流是比較嚴重的。而大部分的漏電流，是通過溝道下方的那片區域流通的。溝道在圖上並沒有標出來，是位於氧化絕緣層以下、矽晶圓表面的非常非常薄（一兩個納米）的一個窄窄的薄層。溝道下方的區域被稱為耗盡層，就是大部分的藍色區域。SOI工藝解決了漏電問題。於是，intel工程師就認為，不如把溝道都包上絕緣層，把周圍都做出柵極，電容大大提高，開關性能進一步提高，因此就形成了圖5的結構，本質上就是通過增加柵極達到提高控制能力的結果。這是胡正明（華人美國教授）早期提出的三柵極和環柵電晶體物理理論模型得到了實現。應用於intel22/14納米工藝（應該是迄今為止性能最好的工藝）。實際上如圖六，可以看出大面積包裹的金屬柵（Metal gate)。

圖六：finFET實際的樣子

小結：通過各方面神人的努力，當然還有錢的功勞，解決了一個又一個的問題，繼續推進半導體工藝向前發展，不過實際上還是處於頹勢中（起碼是性能和成本上），ITRS已經宣布不再制定新的技術路線圖，換言之，權威的國際半導體機構已經不認為，摩爾定律的縮小可以繼續下去了。還存在很關鍵的問題沒有解決，除非材料和工藝有重大突破。（待續）