關於開關電源的MOSFET選擇

DC/DC 開關控制器的 MOSFET 選擇是一個複雜的過程。僅僅考慮 MOSFET 的額定電壓和電流並不足以選擇到合適的 MOSFET。要想讓 MOSFET 維持在規定範圍以內，必須在低柵極電荷和低導通電阻之間取得平衡。在多負載電源系統中，這種情況會變得更加複雜。

圖 1—降壓同步開關穩壓器原理圖

DC/DC 開關電源因其高效率而廣泛應用於現代許多電子系統中。例如，同時擁有一個高側 FET和低側 FET 的降壓同步開關穩壓器，如圖 1 所示。這兩個 FET 會根據控制器設置的佔空比進行開關操作，旨在達到理想的輸出電壓。降壓穩壓器的佔空比方程式如下：

1) 佔空比 (高側FET,上管) = Vout/(Vin*效率)

2) 佔空比 (低側FET，下管) = 1 – DC (高側FET)

FET 可能會集成到與控制器一樣的同一塊晶片中，從而實現一種最為簡單的解決方案。但是，為了提供高電流能力及（或）達到更高效率，FET 需要始終為控制器的外部元件。這樣便可以實現最大散熱能力，因為它讓FET物理隔離於控制器，並且擁有最大的 FET 選擇靈活性。它的缺點是 FET 選擇過程更加複雜，原因是要考慮的因素有很多。

一個常見問題是「為什麼不讓這種 10A FET 也用於我的 10A 設計呢？」答案是這種 10A 額定電流並非適用於所有設計。

選擇 FET 時需要考慮的因素包括額定電壓、環境溫度、開關頻率、控制器驅動能力和散熱組件面積。關鍵問題是，如果功耗過高且散熱不足，則 FET 可能會過熱起火。我們可以利用封裝/散熱組件 ThetaJA 或者熱敏電阻、FET 功耗和環境溫度估算某個 FET 的結溫，具體方法如下：

3) Tj = ThetaJA * FET 功耗（PdissFET） + 環境溫度（Tambient）

它要求計算 FET 的功耗。這種功耗可以分成兩個主要部分：AC 和 DC 損耗。這些損耗可以通過下列方程式計算得到：

4) AC損耗: AC 功耗（PswAC） = ? * Vds * Ids * (trise + tfall)/Tsw

其中，Vds 為高側 FET 的輸入電壓，Ids 為負載電流，trise 和 tfall 為 FET 的升時間和降時間，而Tsw 為控制器的開關時間（1/開關頻率）。

5) DC 損耗: PswDC = RdsOn * Iout * Iout * 佔空比

其中，RdsOn 為 FET 的導通電阻，而 Iout 為降壓拓撲的負載電流。

其他損耗形成的原因還包括輸出寄生電容、門損耗，以及低側 FET 空載時間期間導電帶來的體二極體損耗，但在本文中我們將主要討論 AC 和 DC 損耗。

開關電壓和電流均為非零時，AC 開關損耗出現在開關導通和關斷之間的過渡期間。圖 2 中高亮部分顯示了這種情況。根據方程式 4），降低這種損耗的一種方法是縮短開關的升時間和降時間。通過選擇一個更低柵極電荷的 FET，可以達到這個目標。另一個因數是開關頻率。開關頻率越高，圖 3 所示升降過渡區域所花費的開關時間百分比就越大。因此，更高頻率就意味著更大的AC開關損耗。所以，降低 AC 損耗的另一種方法便是降低開關頻率，但這要求更大且通常也更昂貴的電感來確保峰值開關電流不超出規範。

圖 2—AC 損耗圖

圖 3—開關頻率對 AC 損耗的影響

開關處在導通狀態下出現 DC 損耗，其原因是 FET 的導通電阻。這是一種十分簡單的 I2R 損耗形成機制，如圖 4 所示。但是，導通電阻會隨 FET 結溫而變化，這便使得這種情況更加複雜。所以，使用方程式 3）、4）和 5）準確計算導通電阻時，就必須使用迭代方法，並要考慮到 FET 的溫升。降低 DC 損耗最簡單的一種方法是選擇一個低導通電阻的 FET。另外，DC 損耗大小同FET 的百分比導通時間成正比例關係，其為高側 FET控制器佔空比加上 1 減去低側 FET 佔空比，如前所述。由圖 5 我們可以知道，更長的導通時間就意味著更大的DC 開關損耗，因此，可以通過減小導通時間/FET 佔空比來降低 DC 損耗。例如，如果使用了一個中間 DC 電壓軌，並且可以修改輸入電壓的情況下，設計人員或許就可以修改佔空比。

圖 4—DC 損耗圖

圖 5—佔空比對 DC 損耗的影響

儘管選擇一個低柵極電荷和低導通電阻的 FET 是一種簡單的解決方案，但是需要在這兩種參數之間做一些折中和平衡。低柵極電荷通常意味著更小的柵極面積/更少的並聯電晶體，以及由此帶來的高導通電阻。另一方面，使用更大/更多並聯電晶體一般會導致低導通電阻，從而產生更多的柵極電荷。這意味著，FET 選擇必須平衡這兩種相互衝突的規範。另外，還必須考慮成本因素。

低佔空比設計意味著高輸入電壓，對這些設計而言，高側 FET 大多時候均為關斷，因此 DC 損耗較低。但是，高 FET 電壓帶來高 AC 損耗，所以可以選擇低柵極電荷的 FET，即使導通電阻較高。低側 FET 大多數時候均為導通狀態，但是 AC 損耗卻最小。這是因為，導通/關斷期間低側 FET 的電壓因 FET 體二極體而非常地低。因此，需要選擇一個低導通電阻的 FET，並且柵極電荷可以很高。圖 7 顯示了上述情況。

圖 7—低佔空比設計的高側和低側 FET 功耗

如果我們降低輸入電壓，則我們可以得到一個高佔空比設計，其高側 FET 大多數時候均為導通狀態，如圖 8 所示。這種情況下，DC 損耗較高，要求低導通電阻。根據不同的輸入電壓，AC 損耗可能並不像低側 FET 時那樣重要，但還是沒有低側 FET 那樣低。因此，仍然要求適當的低柵極電荷。這要求在低導通電阻和低柵極電荷之間做出妥協。就低側 FET 而言，導通時間最短，且 AC 損耗較低，因此我們可以按照價格或者體積而非導通電阻和柵極電荷原則，選擇正確的 FET。

圖 8—高佔空比設計的高側和低側 FET 功耗

假設一個負載點 (POL) 穩壓器時我們可以規定某個中間電壓軌的額定輸入電壓，那麼最佳解決方案是什麼呢，是高輸入電壓/低佔空比，還是低輸入電壓/高佔空比呢？使用不同輸入電壓對佔空比進行調製，同時查看 FET功耗情況。

圖 9 中，高側 FET 反應曲線圖表明，佔空比從 25% 增至 40% 時 AC 損耗明顯降低，而DC 損耗卻線性增加。因此，35% 左右的佔空比，應為選擇電容和導通電阻平衡FET的理想值。不斷降低輸入電壓並提高佔空比，可以得到最低的AC 損耗和最高的 DC 損耗，就此而言，我們可以使用一個低導通電阻的 FET，並折中選擇高柵極電荷。如低側 FET 圖 10 所示，控制器佔空比由低升高時 DC 損耗線性降低（低側 FET 導通時間更短），高控制器佔空比時損耗最小。整個電路板的AC 損耗都很低，因此任何情況下都應選擇使用低導通電阻的 FET。

圖 9—高側FET 損耗與佔空比的關係

圖 10—低側 FET 損耗與控制器佔空比的關係。

請注意：低側 FET 佔空比為 1-控制器佔空比，因此低側 FET 導通時間隨控制器佔空比增加而縮短

圖 11 顯示了我們將高側和低側損耗組合到一起時總效率的變化情況。我們可以看到，這種情況下，高佔空比時組合 FET 損耗最低，並且效率最高。效率從 94.5% 升高至 96.5%。不幸的是，為了獲得低輸入電壓，我們必須降低中間電壓軌電源的電壓，使其佔空比增加，原因是它通過一個固定輸入電源供電。因此，這樣可能會抵消在 POL 獲得的部分或者全部增益。另一種方法是不使用中間軌，而是直接從輸入電源到 POL 穩壓器，目的是降低穩壓器數。這時，佔空比較低，我們必須小心地選擇 FET。

圖 11—總損耗與效率和佔空比的關係

在有多個輸出電壓和電流要求的電源系統中，情況會更加複雜。對比不同 POL 穩壓器佔空比的效率、成本和體積。圖 12 顯示了一個系統，其輸入電壓為 28V，共有 8 個負載，4 個不同電壓，範圍為 3.3V 到 1.25V。共有 3 種對比方法：

1）無中間軌，直接通過輸入電源提供 28V 電壓，以實現 POL 穩壓器的低佔空比；

2）使用 12V 中間軌，POL穩壓器中等佔空比；

3）使用 5V 中間軌，高 POL 穩壓器佔空比。

圖 13 和表 1 顯示了對比結果。這種情況下，無中間軌電源的構架實現了最低成本，12V中間軌電壓的構架獲得了最高效率，而 5V 中間軌電壓構架則實現了最小體積。因此，我們可以看到，對於這種大型系統而言，單POL電源情況下我們所看到的這些參數均沒有明顯的趨向。這是因為，使用多個穩壓器時，除中間軌穩壓器本身以外，每個穩壓器都有其不同的負載電流和電壓要求，而這些需求可能會相互衝突。研究這種情況的最佳方法是使用如 WEBENCH 電源設計師等工具，對不同的選項進行評估

圖 12—表明輸入、中間軌、負載點 (POL) 電源和負載的電源系統。

中間軌電壓的不同選擇為 28V（直接使用輸入電源）、12V 和 5V。這會帶來不同的 POL 穩壓器佔空比。

圖 13 電源設計曲線圖，其表明中間軌電壓對電源系統效率、體積和成本的影響。

來源：21ic電子網

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