用單片機實現可編程邏輯器件的配置

2021-01-19 電子產品世界

基於單片機的複雜可編程邏輯器件快速配置方法

本文引用地址：http://www.eepw.com.cn/article/171835.htm

基於SRAM（靜態隨機存儲器）的可重配置PLD（可編程邏輯器件）的出現，為系統設計者動態改變運行電路中PLD的邏輯功能創造了條件。PLD使用SRAM單元來保存配置數據。這些配置數據決定了PLD內部的互連關係和邏輯功能，改變這些數據，也就改變了器件的邏輯功能。由於SRAM的數據是易失的，因此這些數據必須保存在PLD器件以外的EPROM、EEPROM或FLASH ROM等非易失存儲器內，以便使系統在適當的時候將其下載到PLD的SRAM單元中，從而實現在電路可重配置ICR（In-Circuit Reconfigurability）。

本文介紹筆者設計的PLD ICR控制電路，它不但線路結構簡潔、開發容易、體積小、成本低，並且在圖2介紹的ICR控制電路中，其存儲PLD配置數據的FLASH存儲器採用並行總線，交換速度較快。然而PLD配置數據較大，通常都在數十千字節以上。如何提高圖2介紹的ICR控制電路的配置速度，使系統上電後的最短的時間內完成配置而進入正常工作狀態，軟體設計上的一個重點。

1 基於SRAM的可重配置CPLD的結構與原理

早期的可編程邏輯器件大多採用紫外線可擦除只讀存儲器（EPROM）和電可擦除只讀存儲器（EEPROM）方式。如GAL系列、EPF7064、EPF7128等。由於其結構簡單、規模小，只能完成簡單數字邏輯功能。此後，出現了一類結構上稍複雜的基於SRAM存儲器的可編程晶片，即複雜可編程邏輯器件（CPLD），它能完成各種數字邏輯功能。

採用這些結構的可編程邏輯器件有ALTERA公司的FLEX、ACEX、APEX系列，XILINX公司的Spartan、Virtex系列。多年來，ALTERA公司一直致力於CPLD的開發。近幾年，該公司又推出了很有競爭力的CPLD器件，即靈活的邏輯單元陣列的FLEX（Flexible Logic Element Matrix）系列產品。相對於其它一些廠家的FPGA產品來說，ALTERA公司的FLEX系列產品有其獨特之處。這主要表現在高密度、在線配置功能、高速度和連續式布線結構等方面。

查找表LUT（Look-Up-Table）是基於SRAM的可重配置PLD的一個重要組成部分，LUT本質上就是一個RAM。目前CPLD中多使用4輸入的LUT，所以每一個LUT可以看成個有4位地址線的16×1bit的RAM。當用戶通過GDF原理圖或VHDL語言描述了一個邏輯電路後，CPLD開發軟體會自動計算邏輯電路的所有可能結果，並把結果事先存入查找表。這樣，當多信信號進行邏輯運算時就等於輸入一個地址進行查表，找出地址所對應的內容，然後將其輸出即可。

2 可編程邏輯器件的配置原理

首先在開發軟體MAX+PLUS II的ASSIGN菜單下選擇將要採用的基於SRAM的器件名稱。經過編譯、優化、邏輯綜合、仿真等步驟達到設計要求後，軟體會自動產生一個編程文件（擴展名為.SOF文件）。對於基於SRAM工藝的可編程邏輯器件（如ALTERA的所有FLEX、ACEX、APEX系列，XILINX的Sparten、Vertex系列），由於SRAM存儲器的特點，掉電後數據會消失，因此在調試期間可以採用並口ByteblasteMV下載電纜多次重複配置PLD器件。當電路設計成功，調試完成後，需要將配置數據燒寫固化在一個由ALTERA生產的專用EEPROM（如EPC1441）中。上電時，由這片配置EEPROM先對PLD加載數據，幾十毫秒後，PLD即可正常工作。

CPLD器件的工作狀態分為三種：首先是上電配置狀態（Configuration Mode），將編程的數據裝入CPLD器件的過程，也可稱之為構造；然後是初始化狀態（Initialization Mode），在配置完成後，CPLD器件復位內部各類寄存器，讓I/O引腳為邏輯器件正常工作做準備；最後是用戶狀態（User Mode），指電路中CPLD器件正常工作時的狀態。

ALTERA公司具有ICR功能的PLD器件有FLEX8000、FLEX10K、APEX和ACEX系列，它們的配置方式可分為PS、PPS和JTAG（Joint Test Action Group）等方式。PS方式因PLD與配置電路的互連最簡單，對配置時鐘的最小頻率沒有限制而應用最廣泛，因此在ICR控制電路中通常採用PS配置方式來實現ICR功能。

被動串行（PS）配置方式：在該配置方式下，由ByteblasteMV下載電纜產生一個由低到高的跳變送到nCONFIG引腳腳復位PLD，然後將配置數據送到DATA0引腳，直到CONF_DONE引腳變為高電平。圖1是PS配置方式的時序圖。CONF_DONE變成高電平後，DCLK必須多餘十個周期來初始化該器件。器件的初始化由下載電纜自動執行。在PS方式中沒有握手信號，所以配置時鐘的工作頻率必須低於10MHz。在多器件PS配置方式中，第一片PLD的nCEO引腳級聯到下一片PLD的nCE引腳。在配置完第一個器件後，nCEO輸出為低，使第二個PLD器件的nCE有效，開始對第二塊器件進行配置。


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