今年的校招很快要開始了。數字IC後端實現面試問答精選系列專題對需要找工作的朋友一定會特別有幫助，希望各位好好利用。完整版的300問，會在小編知識星球上分享。下面這個為國外Martin出品的interview question電子書，感興趣的朋友可以前往下載。
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對於有工作經驗的工程師，如果覺得很想加入，但又覺得貴的，小編就沒啥招了。只能建議自我反省了。
一個人能走的有多遠，關鍵看他與誰同行。
1. 簡述數字IC後端設計流程
2. 闡述下數字後端如何選擇工藝節點（process node），如何選擇metal stack(比如是選用1P7M還是1P8M)?
工藝節點的選擇，一方面取決於產品性能需求即產品的spec。另外一方面取決於晶片設計成本。
Metal Stack的主要依賴於後端實現結果和晶片封裝方式。以TSMC 28 HPC+工藝，Metal Stack為1P7M為例。明白人一看這個就是T家比較經典的5X1Z的metal stack，其中M1-M6為1x的metal，M7為TOP Metal（需要注意的是還有一層RDL）。
block level的powerplan使用哪些高層來做power mesh? top level的powerplan又是如何規劃的？power的robust如何？
IR Drop分析之Redhawk分析流程
假如使用M6和M7做power mesh，那麼signal routing主要用M1--M5。基於當前的powerplan規劃，design是否是routeable? 如果不可行，就需要重新規劃。
對於wire bond封裝方式，bond pad一般都是直接壓在IO上的，所以IO PAD pin到bond pad的連接方式就比較簡單。
對於FlipChip封裝方式，BUMP並非是擺放在IO上，而是擺放在IO周圍。此時IO pad pin與BUMP之間的連接就需要走RDL。
3. 如何做好floorplan?大概闡述下做floorplan的步驟？如何qualify floorplan?
【機密】從此沒有難做的floorplan(數字後端設計實現floorplan篇)
數字IC後端設計實現floorplan及powerplan規劃
如何評價數字後端設計中floorplan的好壞？
數字IC後端實現TOP Floorplan專家秘籍
上面這幾篇關於floorplan和powerplan的文章，如果你認真看了，面試問到這個topic，你一定能夠回答的很好。
4. 當design中memory特別多，多到已經無法全部擺放在boundary的周圍，請問是否可以把memory擺放在core區域，為什 麼？這樣做的利弊分別是什麼？
Memory完全可以擺放在CORE區域。甚至很多時候擺放在core區域，不論是congestion或timing都會有所改善。
memory擺放在core區域可能存在的弊端：
這類memory身上或周圍congestion特別嚴重（邏輯分布相關）。某類memory能否擺放在中間core區域，主要取決於邏輯分布。如果某個module分布在這類memory的左邊和上邊（甚至是右邊），那麼這時候一定有問題。此時可以嘗試將這類memory挪到合適的位置。
5. 如何規劃powerplan?衡量powerplan好壞的指標有哪些？
解答見上面。
6. 影響標準單元延遲的因素有哪些？net delay是否可以為負值？為什麼？如果可以為負值，請解釋原因。
input transition
output load
PVT
揭秘為何net delay是負值（數字後端實現時序篇）
7. 請闡述placement這個步驟的作用，幹什麼的？placement這步包含哪些子步驟？
innovus中place過程的log解析，後續會發布在小編的知識星球上。
Place_opt步驟詳細解析（另附兩周年活動中獎名單）
8. 在placement階段，針對時鐘clock和reset等信號，是否需要額外特殊處理?為什麼？
由於Place階段並不會長tree，所以針對clock，直接設置ideal network。
對於reset信號，可以不用管，直接讓place engine來自動做HFS。當然也可以像處理clock一樣設置ideal network。
9. placement後，如果發現timing violation比較大，應該如何debug？應該從哪些方面著手分析？
分析path的合理性，是否為異步check
clock edge選取是否正確，constraint是否正確，比如周期不對，沒有設置multicycle path等
如果是合理path，約束也OK，那麼就應該查看layout path走向
clock skew，crosstalk是否比較大
CRPR如何？OCV derate是否設置正確
clock uncertainty設置是否恰當
route是否有detour
10. Placement階段優化timing的方法，策略有哪些？
group path
bounds
max delay約束
11. 如何qualify一個placement結果？
主要從congestion map，cell density map，pin density map和timing是否接近或滿足target。這裡的timing不僅僅指setup和hold，還包括max transition，max capacitiance，max fanout等timing drc。
數字後端實現place過程進階
12. placement階段是否需要設置clock uncertainty?如果需要，應該設多少值？
clock uncertainty肯定是需要設置的，具體設置多少，取決於PR工具和Signoff工具PT之間的correlation。
13. 何為congestion？如果design中有比較嚴重的congestion，應該如何處理？
數字後端實現時congestion比較嚴重，你hold得住嗎？
14. 闡述下時鐘樹綜合（clock tree synthesis）的作用？為何要做時鐘樹綜合？
想成為數字IC時鐘樹綜合（clock tree synthesis）專家，建議好好看看這個！
數字IC後端時鐘樹綜合專題（OCC電路案例分享）
數字後端設計實現之時鐘樹綜合實踐篇
15. 時鐘樹上clock inverter或者buffer的類型應該如何確定？是否可以用clock buffer來長tree？
為什麼時鐘樹上要用clock inverter(min pulse width check)
16. 要想讓工具長好某段tree，應該告訴工具哪些要素？如何qualify一段clock tree?
時鐘樹綜合CTS技術經驗分享（高薪必備！）
17. Clock tree latency 和clock skew哪個更重要？
千萬別說哪個更重要。這個是給你挖坑的。無論你回答哪個重要，都說明你對這兩個概念，CTS和timing的理解不是很深刻。
clock tree latency長了，ocv效應就越明顯，累積的timing影響就越大，local skew就會越大，timing就會越難meet。
clock skew大直接的影響就是setup和hold。假如兩個要做同步check的DFF，它們的skew比較大，那麼hold violation可能就會比較大，需要插入很多hold buffer。
18. Clock tree太長有何壞處？clock skew較大有何利弊？
解答同上。
19. CTS後如何分析時鐘樹是否合理？
數字IC後端設計實現之時鐘樹綜合答疑篇
20. 對於一個時鐘結構比較複雜的設計，給你一個placement的constraint，你能否編寫出長tree用的CTS Constraint（並非是指定clock inverter類型，max transition值等）？詳述下你是如何分析設計的時鐘結構的？
合理的時鐘結構能夠加速Timing收斂（時鐘樹綜合中級篇）
時鐘結構不外乎就是外部晶振提供低頻時鐘，經過PLL進行倍頻後再經過分頻器進行分頻，最後供給各個功能模塊使用。當然這是功能相關的。
如何成為時鐘樹綜合專家？原來你也可以！
mbist和scan相關的可以再理一下，理清時鐘的復用關係和時鐘走向即可。
CTS Constraint主要組成部分：
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