狀態機編碼風格(二)之Two-Always狀態機

2021-12-28 數字晶片實驗室
可綜合的狀態機有多種編碼方式。最常見的是two-always狀態機和one-always狀態機。

 

在two-always狀態機中，輸出邏輯在組合always邏輯，或者單獨的assign語句中實現，即two-always狀態機包含present-state時序邏輯、next-state組合邏輯和輸出生成組合邏輯。

 

present-state時序邏輯

指南：在時序邏輯中僅使用非阻塞賦值。

 

Verilog非阻塞賦值用來建模實際硬體的流水線寄存器行為，消除了許多潛在的Verilog競爭冒險。

always @(posedge clkor posedge rst)if (rst) state <= 4'b0;else state <= next;
next-state組合邏輯
指南：在組合邏輯中僅使用Verilog阻塞賦值來更新next-state值。next-state組合邏輯通過敏感列表來觸發組合always語句。敏感列表為present-state時序邏輯的輸出和狀態機的輸入。
 
在always語句塊後面是一個默認的next-state賦值，將next-state賦值為全x或者IDLE。通過對next-state進行默認賦值，如果有些情況沒有明確狀態轉換，next-state將是默認狀態。
always @(state or i1 or i2 or i3 or i4) beginnext = IDLE;case (state)IDLE: beginnext = ERROR;if (!i1) next = IDLE;if (i1 & i2) next = S1;if (i1 & !i2 & i3) next = S2;endS1: ...
輸出生成組合邏輯
狀態機的輸出可以在組合always邏輯或者單獨的assign語句中生成。
 
對於Mealy狀態機來說，其輸出同樣也可以在組合always邏輯或者單獨的assign語句中生成
assign rd_out = (state == READ) & !rd_strobe_n;
 或者
case (state)...READ: if (!rd_strobe_n) rd_out = 1'b1;
在該狀態機中，還可以通過添加一個時序邏輯always語句來實現寄存器輸出。

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