CPLD中如何降低功耗技術詳細介紹

2020-12-13 電子發燒友

CPLD中如何降低功耗技術詳細介紹

21IC 發表於 2020-12-12 09:08:40

　　為增進大家對功耗的了解程度，本文將對CPLD中的降低功耗的技術予以介紹。

　　功耗，研發工程師每年都會關注的詞彙之一。在電子器件設計過程中，我們往往需要追求低功耗設計，如FPGA的低功耗設計等。為增進大家對功耗的了解程度，本文將對CPLD中的降低功耗的技術予以介紹。如果你對功耗具有興趣，不妨和小編共同往下閱讀哦。

　　一、前言

　　術語「零功耗」有不同的解釋，它的本意是指CPLD具有非易失的、可立即上電使用的特徵。現在「零功耗」的含義是指在大多數應用中CPLD具有許多節省功耗的特點，以及可以用於充分減少器件功耗需求的核心邏輯。這些新的低功耗特徵包括輸入門控和上升速率的控制。例如，在普通CPLD中，當32個輸入 和32個輸出在100MHz頻率下翻轉時會消耗 2.8mA的電流。然而，使用零功耗CPLD，通過輸入門控技術，同樣的設計僅消耗0.026mA的電流。

　　通過優化設計架構來降低功耗的實現方法有很多種，包括降低時鐘頻率、總線端接、低電壓工作，以及限制總線負載等。然而，即使採用這些低功耗技術，常規CPLD的功耗也常常使它們被排除在電池供電設備之外，但目前，CPLD製造商已經開發出了「零功耗」的CPLD器件。

　　二、輸入門控技術

　　不同製造商對輸入門控的稱謂不同，例如，LatTIce半導體公司稱其為「功率監視（Power Guard）」。輸入門控是降低CPLD工作功耗的最簡單方法，它通過將邏輯陣列與外部變化的輸入信號斷開來實現，因為任何狀態改變的邏輯都消耗功率。當邏輯陣列不需要保留內部邏輯動作時，它就與外部輸入源斷開。而當使能輸入門控時，內部邏輯和相應輸出引腳就都維持在它們所在的狀態。輸入門控由I/O引腳 和輸入緩衝之間的邏輯組成。門控邏輯是由邏輯陣列內部宏單元之一的一個輸出控制的，如圖1所示。輸入門控功能可以逐個引腳使能或禁止。有些CPLD系列為 所有的輸入引腳提供了一個輸入門控塊，而另外一些CPLD則使用多個塊來為眾多I/O的個別部分提供精確控制。

　　三、上升速率控制

　　上升速率控制為每個I/O引腳提供了兩種輸出緩衝狀態改變方式：快速和慢速上升速率。採用短PCB走線和良好端接的設計可以選擇快速上升速率，這樣 做能夠在以最快速率工作的狀態和實際使用的低功耗狀態間進行切換。對於長PCB走線和非端接的高速設計，慢速上升速率所產生的反射和噪聲都很低，並使地彈 噪聲最小。

　　四、其他先進的CPLD特徵

　　極低功耗CPLD器件的其他先進特徵還包括輸入遲滯、片上振蕩器，以及可編程端接等。輸入遲滯可以為慢速變化的輸入信號提供改善的抗噪聲性能。

　　最新的CPLD系列器件具有非常高效的I/O單元和在3.3V和2.5V輸入信號上的全部遲滯功能。如果設計者希望降低CPLD的功率效率，也可以選擇禁止遲滯功能，以節省I/O單元的功率消耗。

　　為了降低系統總體成本，先進的CPLD目前都包括一個片上振蕩器用來提供系統時鐘。振蕩器通常用於上電順序控制、鍵盤掃描和顯示控制器等。集成振蕩器可以減少系統器件數，並節省了專用振蕩器的成本。在不需要片上振蕩器的設計中，該部分可以被禁用，以降低功耗。

　　所有零功耗CPLD都為輸入引腳提供了多種形式的可編程I/O端接方式，以此來降低由於外部三態總線所消耗的功耗。當非端接或浮動的輸入信號在高電平和低電平邏輯之間漂動的時候，會消耗大量不確定的功率。

　　CPLD的型號不同，它們的功能也各異，大部分都具有總線保持鎖存器、上拉、下拉或非端接等，如圖2所示。例如，LatTIce半導體公司 的4種型號CPLD都可以在每個引腳上指定上述功能。其他製造商的器件在每個引腳上可以選擇上拉和總線保持，或者為總線保持和上拉指定全局端接，而且每個引腳都可以被包含或排出端接信號組。

　　每一代手持設備都將一些增加的產品功能設計到更小的空間中，而且CPLD也成了方案的一部分。其中一個重要的原因就是CPLD可以「快速修正」ASSP和ASIC器件中的一些設計問題。

　　CPLD製造商所提供的零功耗器件品種非常齊全，不同價格的器件封裝從小至5mm&TImes;5mm到大至28mm&TImes;28mm，可獲得的I/O引腳數從21個到324引腳BGA封裝中的270個。片式BGA封裝提供了優化的I/O引腳數與封裝尺寸的比率，64個宏單元的ispMACH 4000ZE CPLD在5mm×5mm的封裝中有52個I/O引腳，如圖3所示，而且整個系列的CPLD也集成了功率監視（Power Guard）輸入門控，每個器件包括2～16段的功率分區，可以在功率控制上實現更細的粒度。

　　增強的片上振蕩器包括除n定時器模塊，所有I/O引腳均支持上拉、下拉和可以在每個引腳上被使能的總線保持器。

　　在器件上電過程中，所有I/O引腳都處於下拉模式，這可以降低從外部信號線上吸入電流的強度，一片32個宏單元CPLD的典型待機電流是10μA。

　　五、CPLD有助於設計優化

　　當功能和各種接口不斷增加到已有設計中時，零功耗CPLD器件可以非常容易地實現這種需求，並且不會增加系統的功耗預算。回顧一下最近流行的可攜式GPS接收器便可以看到在接口和邏輯功能方面需要多個專用器件，包括一個SD卡接口、總線收發器和埠擴展器。這些功能都被集成到一個零功耗 CPLD器件中，從而減少了設備所用器件的數量，降低了成本，也增加了總體可靠性。

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