VCS圖文教程

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命令如下：

vcs  *.v  -debug_all  -R  -gui  -l  top_log-debug_all表示調用UCLI和DVE，並為進一步的DVE調試建立必要的文檔；

在Hierarchy Browser窗口中選中module(左圖)，則其埠信號會顯示在 Data Pane窗口中（右圖）

在 Data Pane窗口中選中要顯示的信號，右擊 add to waves->new wave view (波形窗口打開)

      在空格欄中輸入仿真時間，點擊左邊的下箭頭，開始仿真，右下角的2，1/2是波形放大縮小       波形顯示後，如果又添加了新的信號，則重新點restart圖標，這時波形不顯示（modelsim仍然保留），點擊工具欄的加載波形，如下圖的下拉箭頭

      如果要調試內部某個模塊的信號，先在HierarchyBrowser窗口選中module（上面的第3步），可以通過RTL代碼的例化名查找，如上例：例化了雙口RAM例化名為code_u，添加code_u的所有信號都波形窗口，信號很多，包括內部的很多wire，buffer等。可在波形窗口中過濾這些信號，只留下輸入輸出埠，方法如下：

      點擊上圖中過濾信號下拉箭頭，將不需要的信號過濾（把勾號去掉，默認為所有勾都選上）      Wave窗口中只剩下輸入輸出信號。然後進行仿真。若要區分不同的信號組，以便觀察，可以插入分割信號：菜單signale->InsertDivider

用VCS進行綜合後仿真/布局布線後仿真的方法見推文：

VCS教程--網表仿真

VCS教程--網表仿真

VCS教程-生成覆蓋率報告

Modelsim如何進行綜合後零延遲仿真

Xilinx ISE如何調用Modelsim進行聯合仿真

如何用ModelSim對Xilinx ISE產生的網表進行仿真

星球主要內容：