基礎組合邏輯電路之邊沿觸發的D觸發器

2021-01-06 字節醬

建議：可以先閱讀D觸發器的進化之路，對D觸發器前世今生有個感性的了解，再閱讀本文。

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對維持阻塞D觸發器的理解

背景

主從JK觸發器是在CP脈衝高電平期間接收信號，如果在CP高電平期間輸入端出現幹擾信號，那麼就有可能使觸發器產生與邏輯功能表不符合的錯誤狀態。邊沿觸發器的電路結構可使觸發器在CP脈衝有效觸發沿到來前一瞬間接收信號，在有效觸發沿到來後產生狀態轉換，這種電路結構的觸發器大大提高了抗幹擾能力和電路工作的可靠性。下面以維持阻塞D觸發器為例介紹邊沿觸發器的工作原理。

邏輯圖結構

維持阻塞式邊沿D觸發器的邏輯圖。該觸發器由六個與非門組成，其中G1G1、G2G2構成基本RS觸發器，G3G3、G4G4組成時鐘控制電路，G5G5、G6G6組成數據輸入電路。RDRD和SDSD分別是直接置0和直接置1端，有效電平為低電平。分析工作原理時，設RDRD和SDSD均為高電平。

RS觸發器真值表

（註：這個如何分析出來的參見基礎組合邏輯電路之RS觸發器）

邏輯電路分析過程

1.CP=0時，與非門G3G3和G4G4封鎖，其輸出為1，觸發器的狀態不變。同時，由於Q3Q3至G5G5和Q4Q4至G6G6的反饋信號將這兩個門G5G5、G6G6打開，因此可接收輸入信號D，使Q4Q4至G6G6的反饋信號將這兩個門G5G5、G6G6打開，因此可接收輸入信號D，使Q6=DQ6=D，Q5=Q6=DQ5=Q6=D。2.當CP由0變1時，門G3G3和G4G4打開，它們的輸出Q3Q3和Q4Q4的狀態由G5G5和G6G6的輸出狀態決定。Q3=Q5=DQ3=Q5=D,Q4=Q6=DQ4=Q6=D.由基本RS觸發器的邏輯功能知，Q=DQ=D。（註：這邊CP是由0變1，所以很多管腳的默認電平/初試電平也就是CP為0時候的電平）觸發器翻轉後，在CP=1時輸入信號被封鎖(這是結論，後面就是對這個說法的解釋，為啥輸入信號被封鎖了）。G3G3和G4G4打開後，它們的輸出Q3Q3和Q4Q4的狀態是互補的，即必定有一個是0，若Q4Q4為0，則經G4G4輸出至G6G6輸入的反饋線將G6G6封鎖，即封鎖了D通往基本RS觸發器的路徑；該反饋線起到了使觸發器維持在0狀態和阻止觸發器變為1狀態的作用，故該反饋線稱為置0維持線，置1阻塞線;Q3Q3為0時，將G4G4和G5G5封鎖，D端通往基本RS觸發器的路徑也被封鎖,G3G3輸出端至G5G5反饋線起到使觸發器維持在1狀態的作用，稱作置1維持線。G3G3輸出端至G4G4輸入的反饋線起到阻止觸發器置0的作用，稱為置0阻塞線。因此，該觸發器稱為維持阻塞觸發器。（註：至於究竟是Q3Q3還是Q4Q4為0，由上述2中可以看出，取決於上升沿前D端的狀態）總結：由上述分析可知，維持阻塞D觸發器在CP脈衝的上升沿產生狀態變化，觸發器的次態取決於CP脈衝上升沿前D端的信號，而在上升沿後，輸入D端的信號變化對觸發器的輸出狀態沒有影響。如在CP脈衝上升沿到來前D=0D=0，則在CP脈衝的上升沿到來後，觸發器置0；如在CP脈衝上升沿到來前D=1D=1，則在CP脈衝的上升沿到來後觸發器置1.

維持阻塞D觸發器的邏輯功能表

特徵方程

Qn+1=DQn+1=D

理論工作波形圖

用Verilog語言描述邊沿觸發D觸發器

實驗任務

本實驗的任務是描述一個帶有邊沿觸發的同步D 觸發器電路，並通過開發板的12MHz 晶振作為觸發器時鐘信號clk，撥碼開關的狀態作為觸發器輸入信號d，觸發器的輸出信號q 和~q，用來分別驅動開發板上的LED，在clk 上升沿的驅動下，當撥碼開關狀態變化時LED 狀態發生相應變化。

電路結構

Verilog HDL建模描述

程序文件：

仿真文件：

管腳分配

管腳分配圖

時序仿真

時序仿真圖

實驗現象

撥動撥碼開關的第1位到ON，給D 觸發器輸入1，則LED1 滅，LED2 亮,輸出Q=1Q=1，

QQ 輸出0；撥到OFF 時LED1 亮，LED2 滅，即QQ輸出0，QQ輸出1

工程文件下載

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