關於提升SRAM性能的傳統方法的詳細介紹

2020-12-04 電子發燒友

關於提升SRAM性能的傳統方法的詳細介紹

是酒窩啊 發表於 2020-12-02 16:29:37

隨著諸如醫療電子和無線傳感節點等應用的興起，低功耗晶片受到了越來越廣泛的關注。這類晶片對性能和功耗要求苛刻。靜態隨機存儲器（SRAM）作為晶片的重要組成部分，大程度上影響著晶片的面積和功耗，因此其功耗的優化成了晶片功耗優化的關鍵所在。本篇文章由專注於銷售代理SRAM、MRAM、PSRAM等存儲晶片供應商宇芯電子介紹如何利用傳統方法提升SRAM性能。

SRAM單元的數據保持功能是通過背靠背的反相器實現的，因此為了使單元能最穩定地保持數據，每個反相器都要工作在最優的噪聲容限下。使單個反相器獲得最優噪聲容限的傳統做法是，先把NMOS和PMOS的溝道長度固定為最小溝道長度，再調整NMOS和PMOS的寬度比（W，WR），從而匹配兩者的驅動能力。

圖1顯示了室溫下（25℃），傳統尺寸調整方法在不同電壓下寬度比的變化趨勢。從全局觀察，寬度比隨電壓降低呈增長趨勢。同時其增長率在不同工藝角下有明顯差別。產生這個趨勢的原因在於：PMOS與NMOS驅動能力的差距隨電壓降低而加大，不同的工藝角又會影響這個差距的數值。最終低電壓下PMOS需要付出不同的面積代價去匹配NMOS的驅動能力。室溫下最惡劣的寬度比出現在電壓為0.2V，工藝角為FNSP的條件下。此時數值為93左右，消耗了大量面積。此外溫度對寬度比也有著不可忽略的影響。引入溫度因素後，傳統的尺寸調整方法會帶來如圖2所示的變化。隨著溫度的降低（80℃，25℃，-40℃），尺寸開銷加劇。在-40℃和80℃下，最壞情況依舊出現在0.2V電壓，FNSP工藝角下，此時寬度比分別達到300和45.

圖1室溫下寬度比隨電壓和工藝角的變化趨勢

巨大的尺寸開銷不僅會導致漏電的增加，也會影響電路在亞閾值區的功能。而且，由於亞閾值區電晶體電流與閾值成指數關係，所以微小的闕值變化都能帶來顯著的電流變化，從而導致寬度比發生進一步偏移。因此為維持SRAM 單元在亞閾值區的噪聲容限，採用傳統的尺寸調整法會使得單元的反饋環付出更大的面積代價。

圖2不同溫度和工藝角下寬度比的變化趨勢

與此同時的單元的寫能力受上拉電晶體和存取電晶體的相對強度影響，當使用大尺寸的上拉電晶體（ M2，M4）時，存取電晶體（M5，M6）的尺寸會相應增大以保證寫能力，從而又增大了單元面積。因此許多學者提出了各種方案：比如在存取電晶體上加上高電壓的字線電平以增強電晶體的導通能力，或者降低要寫入單元的供電電壓，使得上拉電晶體的能力變弱，從而降低尺寸開銷。但是這兩種方法都需要額外的布線開銷和供電電路，會產生多餘的功耗，同時也會影響SRAM 陣列中半選單元的穩定性，導致SRAM不能穩定工作。所以外圍輔助電路雖然一定程度上能改善傳統尺寸調整方法的劣勢，但也會帶來電路和功耗開銷並導致其他問題的產生。

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