上拉電阻電路概述
在數字電路的應用中，我們經常會聽到上拉電阻、下拉電阻這兩個詞，它們都是根據電路需要設計的，主要目的是為了防止幹擾，增強電路的穩定性。
這節課先講上拉電阻電路，所謂「上」，是指高電平，上拉就是將不確定的信號限制在高電平，這個電阻同時起限流作用。
上拉電阻電路實物圖
我們來看一個實際應用電路。這是數字電路中的存儲器（如圖1-6-1所示），
圖1-6-1 數字電路中的存儲器其中第5腳是SDA串行數據輸入/輸出腳，第6腳是SCL串行時鐘信號輸入腳。大家看到，SDA和SCL各接了一個101的電阻出來，R429和R428（如圖1-6-2所示），
圖1-6-2 101的電阻R429和R428到哪裡去了呢？我們來找一找，將萬用表旋至蜂鳴檔，一個接R425，一個接R424（如圖1-6-3所示），這端是進的微處理器。
圖1-6-3 上拉電阻R425和R424那另一端呢？因為R425和R424都是上拉電阻，那肯定要到電源。這邊是相連的，接1084-33PM的第2腳（如圖1-6-4所示），也就是3.3V。
圖1-6-4 1084-33PM的第2腳上拉電阻電路圖
我們把上拉電阻電路補充一下，這是存儲器，第8腳VCC，第5腳SDA，第6腳SCL，經100Ω的電阻後，各接了一個上拉電阻到正電源，也就是VCC（如圖1-6-5所示）。
圖1-6-5 上拉電阻電路圖上拉電阻電路分析
當存儲器輸入端沒有輸入低電平時，上拉電阻可以使輸入端穩定地處於高電平狀態，防止可能出現的低電平幹擾。假如沒有上拉，時鐘和數據信號容易出錯。畢竟，微處理器與存儲器之間通信採用I2C總線提供高電平信號有些吃力，而一旦這些信號被負載或者幹擾拉下到某個電壓下，它們就不能正確地發送指令和接收信息了。上拉電阻一般取值在4.7～10kΩ之間，這裡是10kΩ。
說明
因上拉電阻電路涉及到微處理器、存儲器，沒有基礎的同學可能看不懂。要理解這些內容，需要許多的知識點來支撐。我們這裡是基礎課，很多知識點還沒有展開，這些分析理解有困難是正常的，隨著後面電路分析的深入，各類知識點的積累，前面感覺到難學的地方，也就自然而然地懂了。所以碰到問題一定不能著急，只要跟著我的步驟來，穩打穩紮，相信大家一定可以把這門課程學好。