【第六篇】在數據中心電源和電信整流器中使用 SiC FET

我們可以預見，隨著5G 網絡的部署，在世界範圍內將有大規模的擴建浪潮，並需要許多高質量的電信整流器來提供所需的電力。為了滿足提高效率、降低運營成本和降低物料清單成本的需求，人們對寬帶隙解決方案重新產生了興趣。同樣，人們也在不斷努力提升伺服器電源，使其能效水平不斷提高，同時將熱量損耗降至最低。現在，為數字經濟、大數據、物聯網和人工智慧提供動力的超大規模數據中心使用30KW 以上的伺服器機架和高度複雜的冷卻管理系統運行。

具有更大天線陣列（多達64 發送/64 接收）、可將數據速率提升 100-1000 倍以及服務於構成物聯網的數萬億器件的 5G 網絡，似乎需要更大的功率。為了減少每個基站所需的功率，人們已經進行了許多技術改進，但是卻可能需要更多的基站。為了提供先進的電源管理方法，從待機狀態到滿負荷狀態，這些基站的電源必須滿足越來越嚴格的效率要求。

 

SiC FET 的新產品可以實現以前無法實現的效率目標，而且我們將在本文中研究主要的拓撲結構和器件功能。我們將討論在這一領域中我們可能會了解到的情況，在這個領域中，矽基超結、SiC FET 和氮化鎵 (GaN) FET 都將參與競爭。

這些電源的共同點是功率因數校正 (PFC) 段，該段以接近單位功率因數將交流整流為直流，輸出電壓為 400V，隨後是一個直流轉換器，該轉換器將400V 轉換為 48V 或 12V，供系統內使用。然後，其他負荷點轉換器為 CPU 和存儲庫供電。
如果檢查一下數據中心伺服器電源的使用情況，那麼很明顯，其大部分使用壽命都花在中輕負荷上。因此，PFC 段和直流-直流段必須在所有負荷條件下都具有高效率，同時還要滿足峰值負荷運行的熱約束。用於計算電源的眾所周知的80 Plus 標準可以展示這一點，如圖 1 所示。伺服器必須滿足鈦金標準，即使在10％ 的負荷下也要保持高效率。圖 2 展示了開放運算計劃 (Open Compute Project) 的典型規格，該規格的要求高於 3.3KW級電源的鈦金標準。

【圖1：展示了計算電源效率目標的 80 Plus標準】

【圖2：來自開放運算計劃的 3.3KW 伺服器電源規格】

圖 3 展示了典型的電源體系結構，包括輸入橋式整流器、配有650V FET 的簡單雙交錯升壓轉換器 (PFC) 和 SiC 結勢壘肖特基 (JBS) 二極體，以及全橋 LLC 級直流轉換器。圖中未展示輸入 EMI 濾波器。PFC 級使用的典型開關頻率為 65-150kHz。這裡，功率密度需要折衷，以實現較低頻率下的更高效率，因為在150kHz 而不是 30kHz 下開關，電感器就可以小很多。這導致需要使用帶有 SiC JBS 二極體的矽基超結 MOSFET 來保持高效率，同時在 65-150kHz 下進行硬開關。高度先進的超結 MOSFET 可以快速開關，而SiC 肖特基二極體有助於最大程度地降低 MOSFET 的打開損耗。

【圖3：常用的電源配置。在輸入橋式整流器之後，是交錯式 PFC 級和全橋LLC 級】

在電路的LLC 級，通常也使用 650V MOSFET。該電路保持零電壓開關 (ZVS) 運行並降低了關閉電流，因此損耗要低得多，並允許在 100-500kHz 的更高頻率下工作，從而使變壓器體積更小。在副邊側，導通電阻極低的80-150V 矽 MOSFET 用於整流高頻副邊交流電壓，以提供穩定的直流輸出電壓。選擇使用650V FET，以便在某些工作條件下 ZVS 丟失時，寄生二極體的恢復不會造成破壞。

再來看電晶體方面，在 PFC 級和直流轉換器的高壓側，通常使用 650V 級器件。表 1 概述了矽器件、GaN 器件和 SiC器件的最新技術及其相關特性。就影響晶片尺寸的單位面積電阻 (RdsA) 而言，到目前為止，SiC FET（SiC JFET 的 RdsA）是最佳選擇。與矽基超結替代品相比，所有寬帶隙器件均具有出色的寄生二極體恢復性能。然而，只有SiC 器件和矽器件能夠處理雪崩能量。增強型 GaN 器件的閾值電壓 (Vth) 也很低，再加上其速度和較窄的柵極電壓範圍，使其難以驅動。

 

表 2 展示了常用TO247 封裝中的一些行業等效產品的比較。矽基超結 (Si SJ) 器件和UnitedSiC 的產品可通過 0 至 10V 驅動器驅動。SiC MOS 選件需要不同的電壓（例如 -4V 至 18V）。SiC 器件均具有較低的輸入電容（柵極電荷），並大大降低了二極體恢復電荷 (Qrr)。矽基超結和 SiC FET 的寄生二極體導電損耗低於 SiC MOSFET。

【表2：TO247 封裝型中相似電晶體的參數比較】

表 3 展示了DFN8×8 佔板空間中的相似器件的比較。矽基超結、SiC FET 和 GaN 器件都可以由標準的矽柵極驅動器驅動。UnitedSiC 的 FET 產品具有非常低的導通電阻。最好使用最下方三行的性能表徵比較具有不同的150℃ RDS(ON) 的器件。寬帶隙解決方案提供了更好的性能表徵，尤其是對於Rds*Coss(tr) 和 Rds*Qrr。

【表3：DFN8×8 封裝型中矽基驅動兼容電晶體的參數比較】

圖 4 展示了SiC FET、GaN FET 和矽基超結 FET 常用配置的截面體系結構。GaN HEMT 是橫向器件，而其他器件類型是垂直器件。垂直電流流動使較高電壓器件可以更緊湊地實現，因為源級端子和漏級端子位於晶片的相對側，而不是在頂部表面上。在GaN HEMT 中，傳導僅限於二維電子氣 (2DEG) 溝道，而SiC 器件使用短表面溝道，但大部分用於承載電流。SiC JFET 具有大體積溝道，加上其垂直特性，其單位面積電阻(RdsA) 最低，晶片尺寸也最小。然後用低壓矽 MOSFET 級聯（將電阻增加10％），以形成 SiC FET。

【圖4：在數據中心電源和電信電源所用的 650V 領域中相互競爭的半導體器件的體系結構】

隨著器件的改進，最終的開關速度極限是由對器件輸出電容Coss 充電的負荷電流決定的。對於給定的導通電阻，低 Coss(tr) 值可提供最快的壓擺率，以及達到400V 的最短延遲時間。從表 3 可以明顯看出，SiC FET 在這方面表現非常出色，並且是高頻功率轉換的不錯選擇。

就 Qrr 而言，與矽基超結器件相比，寬帶隙選件的性能均有大幅提高。因此，只要電路如在連續電流模式 (CCM) 圖騰柱 PFC 中一樣使用硬開關打開，就選擇這些器件。如果這些電路在續流狀態下使用寄生二極體導電，則寄生二極體的開態壓降會導致導電損耗。因此，通常使用同步導電，打開FET 溝道以減少這些損耗。在檢測電流反向與打開 FET 溝道之間通常會有一個延遲，在高頻下，這個時間就成為開關周期的重要組成部分。例如，如果開關頻率為100kHz（10us 周期），則死區時間為 100ns，在此期間的二極體導電無關緊要。但在 1MHz（1000ns周期）的開關周期內，它則變為 10％。因此，寄生二極體的低導電壓降VSD 和低 Qrr 是有用的特性，而 SiC FET 的兩者都很低。

此外，最有效的電路選件可避免硬打開，因為雖然寬帶隙器件的關閉損耗可以忽略不計，但打開損耗卻不可以忽略不計。藉助可用FET 的低柵極電荷、低導通電阻和關閉損耗，可以將軟開關電路的頻率提高 5-10倍。

在器件堅固性方面，所有 SiC 選件均具有出色的雪崩能力，從而提高了轉換器的系統可靠性。儘管其晶片尺寸較小，但通常可以超過超結 FET 的能力，尤其是在大電流電平下。GaN 器件無法處理雪崩，因此設計為具有高擊穿電壓，以避免出現此工作區。圖5 展示了來自 UnitedSiC 的 40mohm、650V SiC FET 承受 80A 峰值雪崩電流（藍色）的範圍，這遠遠超出任何實際需要。觀察到的擊穿電壓超過 800V（綠色）。

【圖5：UF3C065040K4S（40mohm、650V SiC FET 器件）的非鉗位電感測試波形。儘管 SiC JFET 尺寸很小，但該器件可承受 80A 以上的雪崩電流而不會出現故障】

使用 SiCFET 的關鍵簡化之處在於，低壓 MOSFET 具有 5V 的閾值電壓VTH 和 +/-25V 的最大柵源電壓VGS(MAX) 額定值。它可以像矽基超結 MOSFET一樣以 0 到 10V（或12V）驅動。圖 6 是各種技術的推薦柵極驅動電壓與相應柵極絕對最大額定值的比較。SiC MOSFET 通常採用負和正柵極驅動，並且柵極電壓需要 20 至 25V 的總擺幅。柵極電壓通常非常接近絕對最大額定值，這需要仔細注意柵極尖峰。較大的柵極擺幅在較高頻率下可能會增加相當大的柵極電荷損耗。此外，要管理閾值電壓VTH 磁滯問題，必須認真遵循製造商的建議來確定柵極驅動電壓電平。SiC FET 在這方面非常靈活，不僅不需要對柵極電壓電平進行如此仔細的控制，而且可以在與 SiC MOSFET 兼容的柵極電壓下驅動。【圖6：比較各種矽基和 SiC 器件類型的推薦柵極驅動和柵極電壓最大額定值的圖表。SiC FET 具有獨特的通用性】

 

增強型 GaN器件通常具有較低的閾值電壓 Vth，並在狹窄的柵極電壓範圍內驅動，該範圍通常非常接近絕對最大柵源電壓VGS 極限。這需要專門的驅動器和仔細的布局，以避免損壞開關。共源共柵選件可以避免其中一些困難。增強型器件的較低柵極電壓擺幅有利於降低較高頻率下的柵極損耗。

在所有情況下，隨著器件在更高的速度下使用，以高 dV/dt 保持器件關閉變得越來越具有挑戰性。管理電源環路和柵極驅動環路電感的柵極電壓尖峰也是如此。採用帶有開爾文源級引腳的封裝會有很大作用，但是我們將在本文的後面部分中介紹其他選件。

圖 7 展示了圖騰柱PFC (TPPFC) 電路，以及使用 UJC06505K 型SiC FET 在 1.5KW 的 UnitedSiC 演示板上以 100kHz 測得的效率。該電路消除了來自輸入二極體橋和 SiC PFC 二極體的所有二極體導電損耗。在這種情況下，轉換器將以連續電流模式 (CCM)模式運行，並且對器件進行硬開關。
【圖7：基本圖騰柱 PFC 電路，以及與鈦金標準相比較的效率數據，該數據在UnitedSiC 的演示板上使用 UJC06505K 型 SiC FET 測得】

圖 8 展示了在設計時可與耦合電感器一起使用的交錯TPPFC。該電路可以在連續電流模式下使用，也可以在臨界導通模式下以更高的頻率工作，因為這樣可以消除打開損耗。使用SiC FET 可以在不犧牲效率的情況下實現非常高的功率密度，儘管在紋波電流較高且必須檢測電流過零點的情況下，控制和磁性設計的複雜性更高。

【圖8：交錯圖騰柱 PFC，採用兩個快速開關和一個線頻開關半橋。耦合電感器方法允許使用臨界傳導模式運行，從而可以顯著提高頻率】

表4 展示了使用圖 1 所示的交錯式 PFC 拓撲結構和圖 8 的交錯式圖騰柱 PFC 的損耗細分比較。在這兩種情況下，我們都假定一個 3KW 的轉換器以100kHz 的頻率運行每個開關。交錯意味著電感器的紋波頻率為 200kHz。圖騰柱PFC 的損耗降低了 25.7W（相對於 51.4A），從而可以實現鈦金標準的淨效率目標。這是通過消除橋式整流器的 24.3W 損耗實現的。本示例中使用的圖騰柱PFC 需要四個以上的 FET 和柵極驅動。

【表4：使用 UJC06505K 在 CCM 模式下以 100kHz 實現 3KW的交錯式 PFC 與圖騰柱 PFC 電路的損耗和複雜度比較】

 

不需要檢測電流交叉的另一種方法是使用附加的輔助開關，以在打開時實現零電壓轉換。使用諸如輔助諧振變換極 (ARCP) 之類的諧振技術可消除打開和關閉損耗，從而獲得相似或更好的結果。然而，僅在功率遠高於 5KW 時，更先進技術才有性價比優勢。

由於輸出電壓是固定的，因此圖 1 的全橋 LLC 轉換器可提供出色的功率密度和效率，並且目前已成為大功率電平應用的工業主力。隨著功率降低，可以採用半橋LLC 實施方案。常用頻率範圍為 100-500kHz，考慮到12V 輸出的大電流電平，降低損耗的關鍵工作轉移到了變壓器副邊 MOSFET和低壓副邊 MOSFET。

對於高壓 FET，漏源電壓VDS 從其關閉狀態到二極體導電的過渡中需要對輸出電容進行充電，並且為了快速進行充電，COSS(TR) 必須低。但是，用戶必須在 FET 柵極進行同步導電之前儘量縮短死區時間，以減少寄生二極體的導電損耗。開態下的低電阻可最大程度地減小導電損耗，大多數超結和寬帶隙開關的關閉能量EOFF 較低，有助於將開關損耗保持在最低水平。

如果在輕負荷條件下 ZVS 丟失，則可能發生二極體硬恢復。對於寬帶隙開關（例如 SiC FET），這樣雖然不會帶來任何風險，但會損壞矽基超結MOSFET。為了最大程度地減少這種可能性，通常使用快速恢復版本的超結 FET，但無需對SiC FET 採取此類預防措施。

儘管矽基超結 FET的改進仍在繼續，但未來幾年 SiC 和 GaN 器件可能實現的改進水平會遠遠超過矽器件所能達到的水平。除了改進單位面積電阻RdsA（每 2-3 年提高 30-50％）之外，預計封裝技術方面也會有很多改進。要解決的主要挑戰是低電感和小型表面貼裝選件中如何更有效的散熱。

一種可能的途徑是升級為專為直接表面安裝使用而設計的半橋元件或作為電路板中的嵌入式元件的半橋元件。這樣就會簡化電路板布局，並允許實現較低電感功率和柵極環路。

驅動器與功率器件集成的另一種新興途徑是作為單個驅動器加開關或作為半橋元件。由於大多數SiC 器件和 GaN 器件都需要獨特的驅動電壓電平和電路，因此可以將這種複雜性吸收到共封裝或集成產品中，從而使用戶更輕鬆。此外，每個器件隨後都可以更好地發揮其全部潛力。無疑，這將進一步節省系統成本和功耗，並推動寬帶隙器件的採用。

沿著這些思路，本系列的前幾篇文章中介紹了具有集成半橋柵極驅動器的SIP 半橋，該驅動器使用 35mohm，1200V SiC FET。許多供應商都在提供表面安裝選件，並且這種趨勢可能會加速。

650V 寬帶隙開關的成本現在正在迅速下降。預計在未來兩年內，UnitedSiC 的 650V FET 將與矽器件價格接近。隨著易用性的發展，這種趨勢有望迅速加速寬帶隙器件在伺服器和電信電源應用中的部署。