鎧俠，也就是東芝存儲，最近公布了他們研發出來的一種提升快閃記憶體密度的新技術，這種名為"Twin BiCS"的新技術可以有效減小3D NAND單元的大小，並且由此減少達到相同容量級別所需要的單元層數。
目前的NAND顆粒已經普遍達到了96層堆疊，而接下去有著更高存儲密度的100+層堆疊技術都已經在開發了，不過如果要把QLC做到100+層堆疊在生產上面還是存在不小的難度，相比TLC的8種單元電壓狀態，QLC具有16種，而未來的PLC更是有32種電壓狀態，而鎧俠目前的BiCS堆疊式快閃記憶體技術是基於電荷陷阱單元（Charge Trap Cell）的，在高堆疊層數和單個單元多電荷的情況下，這種製造上更為簡單的技術「不夠用」了。因此，鎧俠的工程師重新引入了浮柵（Floating Gate）機制，然後將原本呈圓形的單元一切為二，形成了新的半圓形單元。他們將這種新的單元稱為"Twin BiCS"，這種新的單元結構增大了對單元進行編程時的窗口，同時單元的大小還要比用原來的電荷陷阱式單元還要來的小。總的來說，新的技術可以減少電子洩漏，保證了在更高密度下面的單元穩定性。
其實這項技術的部分內容已經在8月底的時候於國際存儲峰會上面公開了
如果這項技術應用順利，那麼有望將持續拉低快閃記憶體的製造成本，其他NAND廠商也可能會開發出類似的技術來競爭，對消費者而言就是直觀的每GB價格下降了。