摘要
本文介紹了一種SoC晶片架構，及其在0.18um CMOS工藝上以talus為主導EDA工具的物理實現。該晶片包含41個時鐘域，4種低功耗工作模式，2個相互隔離的1.8v內部電源域，約有65萬個標準單元，94個宏模塊，250個pad，合計約900萬個邏輯等效門，3600萬個電晶體，晶片面積10.5mmx10.5mm。
關鍵字索引： 約束設計、布局規劃、時鐘樹設計
第一章 晶片結構及物理實現流程介紹
該晶片主要由32位處理器、靜態隨機存儲器、乙太網MAC接口、SPI接口、USB1.1 Device接口、USART同異步通信接口、SCI智慧卡接口、片外存儲器控制器等模塊組成。該晶片具備高處理能力、低功耗等特點。其結構框圖如圖1所示：
圖1 SoC晶片的結構框圖
我們採用以Magma工具為主，Mentor、Cadence、Synopsys工具為輔的工具套件來完成RTL2GDSII的整個後端流程,如圖2所示：
圖2 SoC後端實現流程
邏輯實現階段：用Magma Blast Rtl 來進行邏輯綜合，綜合完成後利用Mentor DFT進行掃描鏈的插入。
某算法模塊在進行物理綜合時，無論採取何種措施（包括優化宏模塊位置，添加blockage，加大庫單元的outline尺寸等），std cell 部分的Congestion都很嚴重，如圖3所示。而採用Magma Blast Rtl進行邏輯綜合，再採用Magma Talus Vortex來進行物理綜合時，std cell部分的congestion可以消除。
圖3 某算法模塊congestion圖
物理實現階段：用Magma Talus Vortex來進行布局規劃和電源網絡規劃、物理綜合、時鐘樹插入及布線工作。
在整個實現過程中，我們採用Magma工具內嵌的靜態時序分析引擎和RC參數提取引擎來進行MMMC（Multi-Mode Multi-Corner，多模式多功能角）時序分析，參數提取，信號完整性的分析、避免和修復工作；使用Quartz Rail工具來進行功耗分析，以及包括電子遷移和電壓降在內的電源完整性分析。