在電子電路設計中，幹擾的存在讓設計者們苦不堪言，幹擾會導致電路發生異常，甚至會導致最終的產品無法正常使用。如何巧妙地減少甚至避免幹擾始終是設計者們關心的重點，其中單片機的抗幹擾設計就是較為重要的一環，本文將為大家介紹與上拉電阻有關的單片機抗幹擾。
想要實現單片機剛乾擾，首先要綜合考慮各I/O口的輸入阻抗，採集速率等因素設計I/O口的外圍電路。一般決定一個I/O口的輸入阻抗有3種情況。
本文引用地址：http://www.eepw.com.cn/article/201611/317466.htm第一種情況：I/O口有上拉電阻，上拉電阻值就是I/O口的輸入阻抗。人們大多用4K-20K電阻做上拉，（PIC的B口內部上拉電阻約20K）。
由於幹擾信號也遵循歐姆定律，所以在越存在幹擾的場合，選擇上拉電阻就要越小,因為幹擾信號在電阻上產生的電壓就越小。
由於上拉電阻越小就越耗電，所以在家用設計上，上拉電阻一般都是10-20K，而在強幹擾場合上拉電阻甚至可以低到1K。（如果在強幹擾場合要拋棄B口上拉功能，一定要用外部上拉。）
第二種：I/O口與其它數字電路輸出腳相連，此時I/O口輸入阻抗就是數字電路輸出口的阻抗，一般是幾十到幾百歐。
可以看出用數字電路做中介可以把阻抗減低到最理想，在許多工業控制板上可以看見大量的數字電路就是為了保證性能和保護MCU。
第三種：I/O口並聯了小電容。
由於電容是通交流阻直流的，並且幹擾信號是瞬間產生，瞬間熄滅的，所以電容可以把幹擾信號濾除。但代價是造成I/O口收集信號的速率下降，比如在串口上並電容是絕不可取的，因為電容會把數位訊號當幹擾信號濾掉。
對於一些特殊器件，如檢測開關、霍爾元件等，是能夠進行並電容設計的，這主要是因為其開關量的變化較為遲緩，並不能形成很高的速率，所以即便電路中並聯電容，對信號的採集也是不會有任何影響的。本文主主要對於上拉電阻有關的如何規避單片機幹擾進行了介紹，正被單片機幹擾困擾的朋友不妨花上幾分鐘閱讀，相信一定會有所收穫。