高速電路設計領域，關於布線有一種幾乎是公理的認識，即「等長」走線，認為走線只要等長就一定滿足時序需求，就不會存在時序問題。本文對常用高速器件的互連時序建立模型，並給出一般性的時序分析公式。為體現具體問題具體分析的原則，避免將公式當成萬能公式，文中給出了MII 、RMII、RGMII和SPI的實例分析。實例分析中，結合使用公式分析和理論分析兩種方法，以實例證明公式的局限性和兩種方法的利弊。本文最後還基於這些實例分析，給出了SDRAM和DDR SDRAM等布線的一般性原則。tjEednc
本文通過實例指明時序分析的關鍵在於：對具體時序理解透徹的基礎上，具體問題具體分析，不能一味的套用公式，更不是通過走線的等長來解決時序問題。tjEednc
1.典型高速器件互連時序模型圖1給出通用高速器件互連接口簡化模型。圖中，左側虛線框表示通信器件雙方的主控端。常見的實際情形有：SDRAM控制器、SPI主控制器等。經過適當的演化，基於本模型很容易得到I2C主控端、MII接口的TX組模型、RMII共享時鐘模型以及DDR控制信號與地址信號的互連模型等。右側虛線框表示通信中的被動端。本模型中，數據是雙向的，但是時鐘是單一方向。簡單地說，就是時鐘單一方向發送，數據雙向傳遞。這個特點是本模型的適應場景。tjEednc
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圖1 簡化的器件互連模型tjEednc
圖2 是基於本模型的數據寫時序關係圖。圖中，T0表示主控端內部時鐘發生器CLK發出的時鐘到達觸發器Q1時鐘輸入端的延時；T1表示觸發器Q1接受到時鐘後到Q1輸出端出現數據的延時；T2表示主控端內部時鐘發生器CLK發出的時鐘到主控端外部時鐘輸出引腳的延時；T3表示內部觸發器Q1輸出的數據到達主控端外部數據輸出引腳的延時。通常，半導體製造商不會給出T0-T3這些參數，通常會給出一個用於反映這些參數最終等價效果的參數，即主控端外部數據引腳上出現數據時相對於外部時鐘引腳出現時鐘信號的延時，這裡記為Tco。tjEednc
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圖2 數據寫時序圖tjEednc
時序分析最關心的參數是信號到達接受端的最終建立時間和保持時間是否符合器件要求。這裡將建立時間和保持時間分別記為Tsetup和Thold。Tflt-clk和Tflt-data分別表示時鐘信號和數據信號的飛行時間，即他們在對應走線上的延時。Tjitter-clk和Tjitter-data分別代表時鐘信號和數據信號上的抖動時間。tjEednc
器件的建立時間和保持時間是通過描述器件外部的時鐘引腳和數據引腳上的時序關係來反映器件內部相關的時序延時和相關目標邏輯時序關係的集總參數。信號從器件的引腳到內部目標邏輯存在一定延時，同時內部邏輯需要最終的建立和保持時間，綜合器件內部的這些需求，最終得到器件對外的時序要求。tjEednc
分析圖2中時鐘信號和數據信號的相互關係，可以發現：由於Tco的存在，如果器件間的時鐘和數據走線等長，則在接收端，用於發送時間的邊沿不能用於數據的採樣。為了在接收端對數據進行正確採樣，必須調整時鐘和數據走線的關係，有兩種方法：第一，時鐘走線長於數據走線，使得數據飛行時間較時鐘短。此時，在接收端仍然可以使用產生數據的時鐘沿採樣數據；第二，數據走線比時鐘長，使得數據飛行時間較時鐘長。此時，可以使用使用產生數據時鐘沿的下一個上升沿採樣數據。tjEednc
實際工程中，設計人員一般使用第二種方法並希望對於數字系統的建立時間和保持時間都留有一定裕量，因此我們可以得出下列公式，即建立時間公式：tjEednc
(Tsetup)min + (Tco)max + (Tflt-data - Tflt-clk)max + Tjitter-clk+ Tjitter-data < T （1）tjEednc
和保持時間公式：tjEednc
(Tco)min + (Tflt-data - Tflt-clk)min - Tjitter-clk- Tjitter-data > (Thold)min （2）tjEednc
很顯然，Tco、Tflt-data 、Tflt-clk中，Tco是器件的固有參數，Tflt-data 和Tflt-clk取決於對應的PCB走線長度和走線層等。如果Tflt-data 和Tflt-clk的差過小，則導致數據的保持時間不足；如果過大，則會使得建立時間不足。因此，Tflt-data 和Tflt-clk的差存在上限和下限雙重限制。tjEednc
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圖3 數據讀時序圖tjEednc
圖3 是基於本模型的數據讀時序關係圖。圖中參數含義與前述相同。需要注意的是：在讀關係中，時鐘首先需要從主控端傳到從端，待從端發出的數據回到主控端後，才能由主控端對數據進行採樣。因此，建立和保持時間的公式如下：tjEednc
(Tsetup)min + (Tco)max + (Tflt-data)max + (Tflt-clk)min + Tjitter-clk+ Tjitter-data < T （3）tjEednc
(Thold)min< (Tco)min + (Tflt-data)min + (Tflt-clk)max - Tjitter-clk- Tjitter-data （4）tjEednc
參數Tco、Tflt-data 、Tflt-clk中，To是器件的固有參數，Tflt-data 和Tflt-clk取決於對應的PCB走線長度和走線層等。如果Tflt-data 和Tflt-clk的總和過小，則導致數據的保持時間不足；如果過大，則會使得建立時間不足。因此，Tflt-data 和Tflt-clk的和存在上限和下限雙重限制。tjEednc
需要額外說明的是，前述公式的分析中暗含一個結果，就是：默認器件的輸出保持時間和輸出延時是等時間的。實際上，不同的半導體器件具有不同的情況，即使同一個半導體器件，在每次輸出數據時也不一定是完全相同的。這正是本文開始就一再強調的，時序分析的公式並不是萬能的，儘管大多數情況均適用，鑑於現實世界中的情況多樣，必須具體問題具體分析。tjEednc
還有一個問題：是否可以使用產生數據時鐘沿的次次上升沿採樣數據，或者更靠後的邊沿來採樣數據。圖4所示是1#時鐘沿發出的數據由3#時鐘沿採樣的例子，在前述內容中，1#時鐘沿發出的數據均由2#時鐘沿採樣。此處。為了在接收端有較好的建立和保持時間，可以看出數據的飛行時間最好要大於一個時鐘周期。假設此時鐘周期為40ns，表層走線，板材為FR-4，則數據線的最小長度要635CM。即使時鐘周期為8ns，數據線最小長度也要127CM。這顯然不是我們所希望的。因此，實際中使用產生數據時鐘沿的次上升沿來採樣數據。tjEednc
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圖4 使用數據產生沿的後續邊沿採樣數據tjEednc
2.時序分析實例2.1 MII接口tjEednc
MII接口是最常用的百兆乙太網PHY晶片與MAC間的接口，表1和表2分別是某百兆PHY晶片和某MPU內部MAC的RX通道時序參數表。tjEednc
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表1 某PHY晶片RX通道時序參數表tjEednc
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表2 某MPU內MAC RX通道時序參數表tjEednc
通過表格可以看出，MAC側要求RXD、RX_DV和RX_ER信號對RX_CLK信號的建立與保持時間最小為8ns，也就是實際的建立與保持時間不得小於8ns。假設RXD、RX_DV與RX_CLK信號從PHY側到MAC側的延時完全相同，則在MAC側有：tjEednc
傳輸的時鐘周期為40ns;tjEednc
最小的建立時間為40-tval =12ns;tjEednc
最小的保持時間為thold = 10ns;tjEednc
最小的建立時間和保持時間總和為22ns;tjEednc
假設RXD、RX_DV和RX_ER信號對RX_CLK信號存在延時，則存在兩種極端情況：tjEednc
當延時導致建立時間達到最低要求，即當相對延時為+4ns時，則在MAC側建立時間為8ns，保持時間為14ns;tjEednc
當延時導致保持時間達到最低要求，即當相對延時為-2ns時，則在MAC側建立時間為14ns，保持時間為8ns;tjEednc
假設MII接口走線在PCB表層，PCB板材為FR-4，可知信號傳輸速度大約為160ps/inch，綜合上述兩種情況，可以得出RXD、RX_DV和RX_ER相對RX_CLK的走線長度關係為：延遲+4ns時，RXD、RX_DV和RX_ER走線相對RX_CLK可以長：4000/160 2.54 = 63CM; 延遲-2ns時，RXD、RX_DV和RX_ER走線相對RX_CLK可以短：2000/160 2.54 = 32CM;可見，對於MII的RX通道信號，可以無需考慮等長。tjEednc
注意，時序關係不代表不需要考慮反射問題。當信號在走線上的傳播和返回延時比信號的上升時間長時，就有必要考慮是否進行終端阻抗匹配以抑制反射。tjEednc
下面使用公式進行計算，以對比理論分析和公式法的優劣。為簡化計算，忽略公式(1)和公式(2)中的抖動因素Tjitter-clk和Tjitter-data，相關公式變為：tjEednc
(Tsetup)min + (Tco)max + (Tflt-data - Tflt-clk)maxco)min + (Tflt-data - Tflt-clk)min>(Thold)min （6）tjEednc
將表2和表3中的參數帶入公式（5）和公式（6），得出：tjEednc
10 - (Tco)minflt-data - Tflt-clkco)min這個參數，所以公式無法得到最終結果。由於PHY晶片的最長輸出延時為28ns，最短保持時間為10ns，在此假設(Tco)min為12ns，則：tjEednc
-2flt-data - Tflt-clkflt-data - Tflt-clkflt-clk -Tflt-dataflt-data - Lflt-clkflt-clk -Lflt-datajitter-clk和Tjitter-data，則相關公式變為：tjEednc
(Tsetup)min + (Tco)max + (Tflt-data)max + (Tflt-clk)minhold)minco)min + (Tflt-data)min + (Tflt-clk)maxtjEednc
帶入上述參數表中的參數，化簡得到：tjEednc
Lflt-data + Lflt-clk tjEednc
2.2 RMII接口tjEednc
RMII接口也是常用的百兆乙太網PHY晶片與MAC間的接口。表5是某百兆PHY的時序參數表，表6和表7分別是某MPU內部MAC的時序參數表。tjEednc
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表5 某PHY晶片的時序參數表tjEednc
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表6 某MPU內MAC RX通道時序參數表tjEednc
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表7 某MPU內MAC TX通道時序參數表tjEednc
該MPU內MAC在RMII模式時，不支持時鐘輸出，同時PHY要求時鐘信號為輸入。該MPU配合PHY工作在RMII模式下，需要外部使用一顆符合雙方精度要求的50MHz振蕩器，來為雙方提供時鐘基準。tjEednc
為簡化時序分析，可以將外部振蕩器至MPU和PHY雙方的走線設計為等長，此時時鐘信號在兩者的時鐘輸入引腳上具有完全一致的時刻。tjEednc
注意：等長走線的一般實現方法是蛇形線，但等長的蛇形線並不一定意味著等延時。只有當蛇形線的延時效果等同或者儘可能近似於直線時，等長才意味著等延時。為了讓蛇形線具有類似於直線的延時效果，蛇形線的高度應儘可能小，蛇形線的開口應儘可能寬，也就是說，波浪線的外形更利於等延時。tjEednc
當時鐘信號等時刻到達收發雙方的輸入引腳時，具有如圖5所示的時序模型，因而僅需討論數據線的長度。tjEednc
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圖5 共用時鐘的RMII時序模型tjEednc
根據上述時序模型，可得出下列時序公式：tjEednc
(Tsetup)min + (Tco)max + (Tflt-data)max + Tjitter-clk+ Tjitter-data co)min + (Tflt-data)min - Tjitter-clk- Tjitter-data >(Thold)min （8）tjEednc
對RXD、CRS_DV和RX_ER信號來說，該組信號由PHY發給MPU，根據公式（7）和公式（8），可得（為了簡化，認為最小的Tco時間等於Thold時間）：tjEednc
-1 flt-data flt-data flt-data flt-data tjEednc
2.3 RGMII接口tjEednc
RGMII接口是最常用的千兆乙太網PHY晶片與MAC間的接口，表8和表9分別是某千兆PHY晶片和某MPU內部千兆MAC的TX通道時序參數表。該千兆MAC不支持RGMII-ID功能，為簡化布線工作，PHY內部雙向啟用RGMII-ID功能，相關時序參數為RGMII-ID功能使能後的數值。注意，RGMII時序為DDR模式。tjEednc
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表8 某千兆PHY晶片 TX通道時序參數表tjEednc
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表9 某MPU內千兆MAC TX通道時序參數表tjEednc
本組數據由MAC發往PHY，為源時鐘同步。在PHY端開啟內部延時的情況下，要求接受數據的建立時間和保持時間最小值分別為-0.9ns和2.7ns。最差情況下，MPU端發送數據的最小建立時間為-0.5ns，最小保持時間為4-0.5=3.5ns。因此，時鐘線和數據線等長是最簡單的布線方法。tjEednc
假設數據信號相對時鐘信號存在正延時，為了保證PHY端最小的建立時間-0.9ns，數據最多可以相對時鐘延時+0.4ns。最差情況下，有：tjEednc
PHY側數據相對時鐘的延時為-0.9ns，即建立時間為-0.9ns；tjEednc
由於數據獨立存在期不會低於4-0.5-0.5=3ns，因此保持時間永遠不低於3.5ns；tjEednc
此時，系統整體滿足時序要求，數據線可以比時鐘線長6.35CM。tjEednc
假設數據信號相對時鐘信號存在負延時，為了保證PHY端最小的保持時間2.7ns，由於數據相對於時鐘邊沿的存在期不短於3.5ns，設數據最多可以相對時鐘延時-0.8ns。最差情況下，有：tjEednc
PHY側數據相對時鐘的延時為0.3ns，即建立時間為0.3ns；tjEednc
PHY側數據的保持時間為3.5-0.8=2.7ns；tjEednc
此時，系統整體滿足時序要求，時鐘線可以比數據線長12.7CM。tjEednc
表10和表11分別是該千兆PHY晶片和該MPU內部千兆MAC的TX通道時序參數表。本組時序分析較為簡單，很容易分析出數據走線對時鐘走線的延時偏差可以為±0.2ns，對於表層走線，FR-4材料，折算成走線長度就是3.175CM。tjEednc
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表10 某千兆PHY晶片 TX通道時序參數表tjEednc
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表11 某MPU內千兆MAC TX通道時序參數表tjEednc
圖6是RGMII的時序模型，即DDR模式的時序圖。公式（9）和公式（10）是對應的建立時間和保持時間約束公式。公式中， Tstrobe – data表示選通信號相對數據信號的傳送延時；Tdata -strobe表示數據信號相對選通信號的傳送延時。tjEednc
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圖6 RGMII時序模型圖tjEednc
(Tsetup)minco)min +( Tstrobe - data )min – Tjitter-data – Tjitter-strobe (9)tjEednc
(Thold)minhold-data)min + (Tdata -strobe)min – Tjitter-data – Tjitter-strobe (10)tjEednc
將RGMII時序參數表中的相應參數帶入公式(9)和(10)，可得：tjEednc
對於RX通道：tjEednc
Tdata-strobestrobe–data data-Lstrobestrobe–Ldata tjEednc
2.4 SPI接口tjEednc
出於成本因素，越來越多的消費電子使用SPI FLASH作為存儲器。SPI的通信速度也越來越高。目前，多數MPU都可以支持100M以上的SPI通信速度且支持多I/O通信。tjEednc
SPI通信的時序關係與前述有所不同，圖7和圖8分別是SPI在模式1下的數據讀時序和數據寫時序，公式（11）、公式（12）、公式（13）和公式（14）是對應的時序約束公式。可以看出，由於時序關係的不同，公式也會有所變化。所以，時序分析要具體問題具體對待。tjEednc
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圖7 SPI模式1的寫時序tjEednc
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圖8 SPI模式1的讀時序tjEednc
3.結論進行時序分析的關鍵點首先在於必須對被分析的時序關係非常清楚、能夠深刻理解當前對象的時序協議。其次，時序分析要針對具體問題具體分析，不存在所謂的萬能時序公式。有時，單純依靠理論分析或者單純依靠時序關係公式並不一定能夠解決問題，而是要兩者結合使用。tjEednc
對於高速信號的布線而言，存在「等長」說，即很多工程師認為只要所有的線路儘可能等長，就一定滿足時序要求。事實上，這是一種錯誤的認識，本文的實例分析就明確證明了這一點。只有那些時鐘和數據由同一個器件發出，由另一個器件接受，並且發送端的建立時間和保持時間恰好滿足接收端需求時，「等長」才算是一種偷懶的方法。除此以外，尤其是那些通過單向時鐘驅動、採樣雙向數據或者逆向數據的信號，必須具體問題具體分析。當然，對於PC機這類通用設備來說，由於主板的設計需要兼容不同廠家的內存條，此時走線設計為等長確實是合理的設計。tjEednc
公共時鐘系統由於使用單向時鐘信號對雙向數據進行採樣，因此存在雙重限制，兩組限制制約了走線不僅有走線長度差值限制，同時還有走線總長度限制。源同步時鐘系統使用與數據同向的時鐘，因此只存在單重限制，使得走線只有差限制而沒有總長度限制。tjEednc
一般而言，對於SPI接口、MII接口、共享時鐘的RMII接口或者SDRAM信號，走線應儘可能的短。對於DDR SDRAM信號以及RGMII等DDR時序的接口來說，多數情況下，組內等長確實是一種簡便快速的方法。tjEednc
作者：唐思超，北京世紀瑞爾技術股份有限公司tjEednc
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