簡介
半導體行業面臨的一個主要挑戰是無法在量產階段早期發現產品缺陷。如果將有缺陷的產品投放市場，將會給企業帶來巨大的經濟和聲譽損失。對超大規模數據中心、網絡和 AI 應用的高性能計算片上系統 (SoC) 的設計開發者而言，尤其如此，因為任何產品缺陷都可能對 AI 研發的工作量或數據處理產生災難性影響。
半導體行業已經開發出了一系列測試方法，來提高量產測試的速度和覆蓋範圍。而且這些方法已經標準化，企業可以在最終產品製造的不同階段（從晶圓測試到晶片測試再到板級測試）使用通用的測試指標和接口，以提高效率。
本文介紹了如何使用Die-to-Die PHY IP 對系統級封裝 (SiP) 進行高效的量產測試，以確保最終產品沒有缺陷，並保持儘可能高的量產良率。同時也闡述了Die-to-Die PHY IP 內部測試功能如何擴展所有die 的測試範圍。
SiP 測試的挑戰
將多個裸die集成到一個封裝，再次引起了人們的興趣。促成這一趨勢的因素有兩個：一方面設計複雜性日益提高；另一方面 SoC 的尺寸太大，難以實現經濟高效的單片集成，也不具備在技術和經濟上更有意義的工藝節點下實現不同 SoC 功能的靈活性。
SiP 是在一個封裝中集成多個die（或「chiplet」）的晶片。這些既可以是多個相同的chiplet，以提高系統性能；也可以是不同的chiplet，以經濟高效的方式為系統帶來更多功能。
通常，chiplet由不同的供應商生產之後，集成到同一封裝中。如圖 1 所示，現代的 2.5D 或 3D 封裝技術以複雜的方式集成了多個die，利用（較為簡單的）有機基板或（較為複雜的）矽中介層、矽橋和矽過孔 (TSV) 來傳送die之間以及到封裝外圍的信號。
圖 1：具有不同繞線功能的不同封裝技術
單個die、封裝「結構」（中介層、TSV、bump）和封裝組件可能會受到良率的限制。即使每個單獨元件的良率都比較高，SiP 的總良率（所有不同元件的累積良率）也可能會非常低，如以下公式所示：
良率SiP = 良率NDiex 良率封裝x 良率組件
其中，N = 同一封裝中集成的die數。
以一個帶有 4 個 die 的 SiP 為例，每個die的良率均為 90％，良率為 100％ 的封裝和集成，其總 SiP 良率僅為 65％ 左右。對於高級工藝節點中的大型die，個體良率為 80％ 就很不錯，但最終的 SiP 良率可能會非常低，約為 41％。基本上，即便有3個die是無缺陷的，但只要有1個die有缺陷，就會使整個 SiP 失效。
為了提高良率，企業需要遵循兩個原則：
1、確定並且僅在封裝中集成已知合格die (known good dies, KGD)。這樣，上例中的總 SiP 良率等於各個die的良率。
2、集成後，驗證跨die的功能，以檢測集成過程中的缺陷，以及其他難以通過測試單個die來識別的缺陷（例如，在單個die測試期間可能無法檢測到有缺陷的bump）。
通過在die層面和集成系統層面開展測試並修復功能，避開缺陷或以其他方式克服已發現的缺陷，還可以幫助提高良率。這樣的測試和修復功能可以包括冗餘或其他方案，並且對於大型的常規結構，例如存儲器或跨die的非常寬的總線，特別有用。
鑑於 SiP 測試頗為複雜，並且die來源各不相同，在整個生態系統實現標準化的測試基礎架構和方法，對SiP 和chiplet生態系統的成功至關重要。IEEE 和其他標準組織正在加緊為 3D 封裝die制定新的測試架構標準。
SiP 測試架構
例如，最近發布的 IEEE 1838 為 SiP 產品定義了標準化的模塊化測試訪問架構，幫助系統設計人員和測試工程師高效地驗證其產品，如圖 2 所示。
圖 2：IEEE 1838 測試訪問架構，用於測試單個die、集成die和封裝 SiP
IEEE 1838 基於針對單片 SoC 的現有測試標準（例如 IEEE 1149.1、IEEE 1500 等），定義了一種測試架構，用於管理單個die和集成die的測試，僅需增加最少的測試電路，即可實現完整的die-to-die功能塊的測試覆蓋範圍。
IEEE 定義了一個用於測試控制和低速測試數據訪問的串行埠（基於 IEEE 1149.1），該埠在每個die中實現並且即使在最終集成後仍可訪問；同時定義了一個可選的並行測試訪問埠，但在集成後可能無法訪問。這些埠減少為僅使用一組測試bump進行非集成die測試，或者無縫連接到另一個die中的相應埠，從而擴展了測試基礎架構，以涵蓋集成後的die內或die間測試。
此外，IEEE 定義了測試的層次結構，將工作劃分為 KGD 的die內測試、封裝後組件的die間測試，以及封裝組件本身的die間測試，如圖 2 所示。
在每個die內部，可以定義更多測試層次結構，按照既定方法來測試數字邏輯塊、存儲器塊以及其他具有掃描鏈和內置自測 (BIST) 結構的模塊。die之間的數字連接是基於邊界掃描鏈進行測試的。
高速模擬塊測試通常基於功能測試進行，但也可以通過添加與測試基礎架構銜接的合適測試包裝器，集成到測試管理層次結構中，如圖 3 所示。
圖 3：Chiplet內部的測試架構層次結構，包括用於在整個測試基礎架構中集成高速模擬塊測試功能的包裝器
為了實現測試自動化並縮短測試時間，高速模擬塊（例如高速 PHY IP）必須提供足夠的測試覆蓋範圍。這在考慮高速die-to-die鏈路時，變得更具挑戰性。對於此類情況，需要依靠高速 PHY 內置的測試基礎架構，對包括兩個die上的 PHY、關聯的bump和封裝鏈路在內的完整鏈路進行測試。
實現die間連接的高速 PHY 必須包括許多測試設計 (DFT) 功能：
用於靜態和快速檢測數字電路中的故障（固定型、開路、傳輸/跳變緩慢）的掃描鏈
內置自檢 (BIST) 功能，儘可能地檢測特定數字和模擬模塊
內部環回測試單個 PHY；這些環回可能很淺（覆蓋數字電路），也可能很深（覆蓋所有發射和接收信號路徑，直至達到bump或儘可能接近bump，而不會避免對任務模式性能的影響）
支持偽隨機模式或特定模式的模式生成器和匹配器
能夠掃描參照位和相位以生成通過/失敗眼圖，確定設計裕度
從一個die到下一個die的外部環回，將測試覆蓋範圍擴展到了bump和die-to-die走線，如圖 4 所示。
圖 4：實現內部和外部環回的die間 PHY
已知合格die的測試
強制性的初始步驟在 SiP 中進行集成之前執行，先確定有缺陷的晶片，以便僅集成 KGD，從而顯著提高整體生產良率。
在封裝之前，先對裸片進行 KGD 測試。對於符合 IEEE 1838 標準的die，使用標準的串行和並行測試訪問埠，以通過一組精簡的測試bump訪問die的完整測試基礎架構。
模擬塊內的測試功能（例如高速 PHY IP）也通過符合 IEEE 1500 標準的包裝器與die測試基礎架構互連，從而也可以進行 PHY 測試。
根據die的內置測試功能和die中的各個塊，可以實現很高的測試覆蓋率，以確保正確識別 KGD。然而，即使在最好的測試覆蓋場景中，也有一些項目不能在裸片層面上得到充分覆蓋。例如，有缺陷的bump或敏感輸出驅動器的最後一級，以及低噪聲放大器的第一級，都無法獲得高速 PHY 的深度環回覆蓋。其他示例包括跨越兩個die的功能，例如控制迴路。
將覆蓋範圍擴展至此類缺失項以及die間連接，將在集成的 SiP 上於測試策略的後續步驟中執行。
假設兩個die均符合 IEEE 1838 標準，則將die的測試基礎架構無縫合併到同一個（「第一個」）die的測試埠處評估的單個結構中，並利用輔助測試埠擴展到下一個die。
現在可以啟動測試，例如針對數字引腳的邊界掃描 EXTEXT 以及針對高速 PHY 的跨die環回測試，將測試覆蓋範圍擴展到die的外圍以及封裝本身。
其他良率改善策略
值得注意的是，在某些特殊情況下，上述分層測試方法可能還是不能將良率提高到所需水平。
這時可以考慮在兩個die之間設置較寬的並行接口：例如，在存儲器和數字晶片之間設置高帶寬存儲器 (HBM)，或在兩個數字晶片之間設置高帶寬互連 (HBI)/高級接口總線 (AIB)。這些接口可能有成千上萬個使用微型bump的引腳，並在中介層設置非常密集的走線以連接這些引腳。在這種情況下，基板走線或微型bump的良率可能非常低，導致產生 KGD 損失。對於此類情況，可以採用一種補充的測試和修復策略，依靠每個 PHY 上的冗餘引腳以及相應的冗餘微型bump和走線，可以在最終產品集成後額外恢復更高的良率。
結語
在市場需求不斷增長的情況下，需要將多個die集成到同一封裝中，以用於高性能計算應用和許多其他應用，對die（集成前和集成後）的測試成為實現預期良率的關鍵所在。基於標準的die測試基礎架構，必須將測試覆蓋範圍擴展至裸片層面和集成 SiP 上。Die-to-Die 接口的功能同時涵蓋了組成鏈路的兩個die，因而在測試策略中起著重要作用。die-to-die PHY IP 必須包含一些測試功能，能夠簡化裸片級和集成後鏈路本身的測試，同時能夠集成在晶片測試基礎架構中。
新思科技為 USR/XSR 和 HBI 鏈路提供了一種 die-to-die PHY IP 產品組合。嵌入式誤碼率 (BER) 測試儀和無損二維眼圖監控功能，為信道性能提供了片上可測性和可見性。新思科技藉助先進 FinFET 工藝中的可用 IP 以及易於集成的所有必要分析和報告，為設計人員提供了必要的全面支持，以加速用於超大規模數據中心、網絡和 AI 應用的高性能計算 SoC 設計。
作者：新思科技高級產品營銷經理 Manuel Mota