芯東西（公眾號：aichip001）文 | 心緣
芯東西9月8日報導，近日，中國臺灣工業技術研究院研究總監Yang Rui預測，臺積電將在晶片製造業再佔主導地位五年，此後3D封裝將成為主要工藝挑戰。
過去十年各種計算工作負載飛速發展，而摩爾定律卻屢屢被傳將走到盡頭。面對更家多樣化的計算應用需求，為了將更多功能「塞」到同一顆晶片裡，先進封裝技術成為持續優化晶片性能和成本的關鍵創新路徑。
臺積電、英特爾、三星均在加速3D封裝技術的部署。今年8月，這三大晶片製造巨頭均亮出，使得這一戰場愈發硝煙四起。
▲英特爾封裝技術路線圖
通過三大晶片製造巨頭的先進封裝布局，我們可以看到在接下來的一年，3D封裝技術將是超越摩爾定律的重要殺手鐧。
一、先進封裝：將更多功能塞進一顆晶片
此前晶片多採用2D平面封裝技術，但隨著異構計算應用需求的增加，能將不同尺寸、不同製程工藝、不同材料的晶片集成整合的3D封裝技術，已成為兼顧更高性能和更高靈活性的必要選擇。
從最新3D封裝技術落地進展來看，英特爾Lakefield採用3D封裝技術Foveros，臺積電的3D封裝技術SoIC按原計劃將在2021年量產，三星的3D封裝技術已應用於7nm EUV晶片。
為什麼要邁向先進封裝技術？主要原因有二點，一是迄今處理器的大多數性能限制來自內存帶寬，二是生產率提高。
一方面，存儲帶寬的開發速度遠遠低於處理器邏輯電路的速度，因此存在「內存牆」的問題。
在傳統PCB封裝中，走線密度和信號傳輸速率難以提升，因而內存帶寬緩慢增長。而先進封裝的走線密度短，信號傳輸速率有很大的提升空間，同時能大大提高互連密度，因而先進封裝技術成為解決內存牆問題的主要方法之一。
另一方面，高性能處理器的體系架構越來越複雜，電晶體的數量也在增加，但先進的半導體工藝仍然很昂貴，並且生產率也不令人滿意。
在半導體製造中，晶片面積越小，往往成品率越高。為了降低使用先進半導體技術的成本並提高良率，一種有效的方法是將大晶片切分成多個小晶片，然後使用先進的封裝技術將它們連接在一起。
在這一背景下，以臺積電、英特爾、三星為代表的三大晶片巨頭正積極探索3D封裝技術及其他先進封裝技術。
二、臺積電的3D封裝組合拳
今年8月底，臺積電推出3DFabric整合技術平臺，旨在加快系統級方案的創新速度，並縮短上市時間。
臺積電3DFabric可將各種邏輯、存儲器件或專用晶片與SoC集成在一起，為高性能計算機、智慧型手機、IoT邊緣設備等應用提供更小尺寸的晶片，並且可通過將高密度互連晶片集成到封裝模塊中，從而提高帶寬、延遲和電源效率。
3DFabric由臺積電前端和後端封裝技術組成。
前端3D IC技術為臺積電SoIC技術，於2018年首次對外公布，支持CoW（Chip on Wafer）和WoW（Wafer on Wafer）兩種鍵合方式。
▲a為晶片分割前的SoC；b、c、d為臺積電SoIC服務平臺支持的多種分區小晶片和重新集成方案
通過採用矽穿孔（TSV）技術，臺積電SoIC技術可達到無凸起的鍵合結構， 從而可將不同尺寸、製程、材料的小晶片重新集成到一個類似SoC的集成晶片中，使最終的集成晶片面積更小，並且系統性能優於原來的SoC。
臺積電後端技術包括CoWoS（Chip on Wafer on Substrate）和InFO（Integrated Fan-out）系列封裝技術，已經廣泛落地。例如今年全球TOP 500超算榜排名第一的日本超算「富嶽」所搭載的Fujitsu A64FX 處理器採用了臺積電CoWoS封裝技術，蘋果手機晶片採用了臺積電InFO封裝技術。
此外，臺積電擁有多個專門的後端晶圓廠，負責組裝和測試包括3D堆疊晶片在內的矽晶片，將其加工成封裝後的設備。
這帶來的一大好處是，客戶可以在模擬IO、射頻等不經常更改、擴展性不大的模塊上採用更成熟、更低成本的半導體技術，在核心邏輯設計上採用最先進的半導體技術，既節約了成本，又縮短了新產品的上市時間。
臺積電3DFabric將先進的邏輯、高速存儲器件集成到封裝模塊中。在給定的帶寬下，高帶寬內存（HBM）較寬的接口使其能以較低的時鐘速度運行，從而減少功耗。
如果以數據中心規模來看，這些邏輯和HBM器件節省的成本十分可觀。
三、英特爾用「分解設計」策略打出差異化優勢
和臺積電相似，英特爾也早已在封裝領域布局了多種維度的先進封裝技術。
在8月13日的2020年英特爾架構日上，英特爾發布一個全新的混合結合（Integrated Fan-out）技術，使用這一技術的測試晶片已在2020年第二季度流片。
相比當前大多數封裝技術所使用的熱壓結合（Thermocompression bonding）技術，混合結合技術可將凸點間距降到10微米以下，提供更高互連密度、更高帶寬和更低功率。
▲英特爾混合結合技術
此前英特爾已推出標準封裝、2.5D嵌入式多互連橋（EMIB）技術、3D封裝Foveros技術、將EMIB與Foveros相結合的Co-EMIB技術、全方位互連（ODI）技術和多模I/O（MDIO）技術等，這些封裝互連技術相互疊加後，能帶來更大的可擴展性和靈活性。
據英特爾研究院院長宋繼強介紹：「封裝技術的發展就像我們蓋房子，一開始蓋的是茅廬單間，然後蓋成四合院，最後到高樓大廈。以Foveros 3D來說，它所實現的就是在建高樓的時候，能夠讓線路以低功率同時高速率地進行傳輸。」
他認為，英特爾在封裝技術的優勢在於，可以更早地知道未來這個房子會怎麼搭，也就是說可以更好地對未來晶片進行設計。
面向未來的異構計算趨勢，英特爾推出「分解設計（Digression design）」策略，結合新的設計方法和先進的封裝技術，將關鍵的架構組件拆分為仍在統一封裝中單獨晶片。
也就是說，將原先整個SoC晶片「化整為零」，先做成如CPU、GPU、I/O等幾個大部分，再將SoC的細粒度進一步提升，將以前按照功能性來組合的思路，轉變為按晶片IP來進行組合。
這種思路的好處是，不僅能提升晶片設計效率、減少產品化的時間，而且能有效減少此前複雜設計所帶來的Bug數量。
「原來一定要放到一個晶片上做的方案，現在可以轉換成多晶片來做。另外，不僅可以利用英特爾的多節點製程工藝，也可以利用合作夥伴的工藝。」宋繼強解釋。
這些分解開的小部件整合起來之後，速度快、帶寬足，同時還能實現低功耗，有很大的靈活性，將成為英特爾的一大差異性優勢。
四、三星首秀3D封裝技術，可用於7nm工藝
除了臺積電和英特爾外，三星也在加速其3D封裝技術的部署。
8月13日，三星也公布了其3D封裝技術為「eXtended-Cube」，簡稱「X-Cube」，通過TSV進行互連，已能用於7nm乃至5nm工藝。
據三星介紹，目前其X-Cube測試晶片可以做到將SRAM層堆疊在邏輯層上，可將SRAM與邏輯部分分離，從而能騰出更多空間來堆棧更多內存。
▲三星X-Cube測試晶片架構
此外，TSV技術能大幅縮短裸片間的信號距離，提高數據傳輸速度和降低功耗。
三星稱，該3D封裝技術在速度和功效方面實現了重大飛躍，將幫助滿足5G、AI、AR、VR、HPC、移動和可穿戴設備等前沿應用領域的嚴格性能要求。
結語：三大晶片巨頭強攻先進封裝
可以看到，在2020年，圍繞3D封裝技術的戰火繼續升級，臺積電、英特爾、三星這三大先進晶片製造商紛紛加碼，探索更廣闊的晶片創新空間。
儘管這些技術方法的核心細節有所不同，但殊途同歸，都是為了持續提升晶片密度、實現更為複雜和靈活的系統級晶片，以滿足客戶日益豐富的應用需求。
而隨著製程工藝逼近極限，以及應用需求的持續多元化，未來晶片製造商除了要解決散熱等技術挑戰外，還有望推進來自不同廠商的先進封裝技術的融合。