一種基於FPGA的視頻圖像畫面分割器設計

摘要：為了解決在一個屏幕上收看多個信號源的問題，對基於FPGA技術的視頻圖像畫面分割器進行了研究。研究的主要特色在於構建了以FPGA為核心器件的視頻畫面分割的硬體平臺，首先，將DVI視頻信號，經視頻解碼晶片轉換為數字視頻圖像信號後送入異步FIFO緩衝。然後，根據畫面分割需要進行視頻圖像數據抽取，並將抽取的視頻圖像數據按照一定的規則存儲到圖像存儲器。最後，按照數字視頻圖像的數據格式，將四路視頻圖像合成一路編碼輸出，實現了四路視頻圖像分割的功能，提高了系統集成度，並可根據系統需要修改設計和進一步擴展功能，增加了系統的靈活性，適用於多種不同領域。

本文引用地址：http://www.eepw.com.cn/article/236794.htm

隨著計算機、DSP、超大規模集成電路等技術的發展，畫面分割器開始採用硬體設計。首先，將各路視頻信號轉換成數字視頻信號;然後，在數字領域對各路視頻信號進行處理。使電路的設計、調試得到了很大的改善。但是，設計中所使用的獨立的邏輯電路較多，有的甚至使用專用的DSP晶片去處理視頻畫面的分割。雖然可以滿足對視頻圖像數據處理速度的要求，但是還需要外加CPU去協調系統工作，使得整個系統仍顯得體積較大，而且系統成本較高。隨著半導體加工工藝的不斷發展，FPGA在結構、速度、工藝、集成度和性能方面都取得了很大的進步和提高。本文將詳細介紹基於FPGA開發技術的視頻圖像畫面分割器的軟硬體設計與實現。

1 系統總體設計

本系統選用Altera公司的CycloneIII系列中的EP3C40F780C7型號FPGA作為核心處理晶片，提出和設計了一個多路視頻圖像數據的採集、處理、顯示，實現視頻圖像畫面分割器。

Cyclone III系列FPGA是Altera公司的低功耗、高性能和低成本的可編程邏輯器件，具有獨特的低功耗體系結構，以非常低的成本提供豐富的存儲器和專用乘法器資源。在視頻和圖像處理等高強度算法應用中，這些特性使該FPGA成為ASSP、ASIC以及分立數位訊號處理器的理想替代方案。

1.1 硬體結構設計

整個系統主要由DVI接口電路、DVI信號解碼電路、FPGA及其配置電路、DDR2 SDRAM數據存儲電路及DVI信號編碼電路組成，系統結構框圖如圖1所示。

 

 

從圖1中可以看出，從DVI接口接收到DVI信號後通過解碼晶片SiI1161進行解碼，轉換成並行的數位訊號，然後進入FPGA對四路視頻信號進行提取、存儲、合成等功能，進行處理後的數據通過編碼晶片SiI164再轉換為DVI視頻信號，就可以接到顯示器上顯示了。

1.2 軟體結構設計

系統的軟體設計是系統功能實現的關鍵。在系統的硬體平臺的基礎上，通過對FPGA編程實現對視頻解碼晶片輸出的實時數字視頻數據接收，並根據畫面合成需要，對有效視頻圖像數據進行提取和存儲，然後將各路視頻數據合成一路輸出到顯示器。系統實現功能的系統框圖如圖2所示。

 

 

以下重點介紹一下視頻信號的提取和合成。

1.2.1 提取模塊設計

1)圖像提取原理

視頻畫面儘管看起來好像是連續運動的，其實那是一系列靜止的圖像，這些圖像切換得足夠快，使得畫面看起來像是連續運動的，如圖3所示。一種稱為場同步(vertical sync)的特定時序信息被用於指定新圖像從什麼時候開始顯示;每張靜止圖像是由掃描線(scan line)組成的，即沿著顯示器從上到下、一行接著一行進行顯示的數據線，另一種稱為行同步(horizontal sync)的時序信息用於指定新掃描線什麼時候開始顯示。

 

 

行同步和場同步信息通常通過以下3種方式之一進行傳輸：

①單獨的行同步和場同步信號;

②單獨的複合同步信號;

③嵌入視頻信號的複合同步信號。

本系統採用的是數字視頻，採用的是技術①。

DV支持超過1 600×1 200的PC圖形解析度和包括720p、1 080 i和1 080 p的HDTV解析度，本設計採用的輸入解析度為1 280×720/60 Hz，像素時鐘為74.25 MHz。DVI信號經SiI1161解碼後得到帶像素時鐘的24位並行R、G、B數位訊號及H、V、DE信號，它們之間的相互關係如圖4所示。

 

 

其中，當DE為1時，處理有效視頻，當DE為0時，處理HSYNC和VSYNC信號。SiI1161輸出的數字視頻信號一幀由750行視頻數據組成，每一場有效視頻行為720行，每一行又有1 650個像素，其中有效像素有1 280個，這些是在視頻圖像合成過程中要用到的數據，每一個像素都包含R、G、B 3種信號。

本設計根據H、V、DE信號對有效視頻數據進行定位，並根據圖像合成的需要把所需的有效視頻數據提取出來。在實現的過程中利用狀態機來判斷有效視頻數據，如圖5所示。

 

 

狀態機預設狀態為idle狀態。先在idle狀態檢測場信號由高變低，進入有效數據行，再判斷H與DE的高低狀態，進而檢測到有效視頻數據，當H由高變低，DE為高的這段視頻數據則為有效視頻數據。這樣則可以根據視頻圖像合成的需要對視頻數據進行選擇提取。

2)圖像提取模塊設計

基於上述有效視頻數據的提取原理可以提取任何一個數據行或任何一個象素，由於不同的圖像合成需要提取的有效視頻數是不同的。本設計為四畫面分割，需要對每一路輸入信號進行1/4壓縮，即需要對有效數據進行隔行隔點提取。有效視頻數據提取程序框圖如圖6所示。

fpga相關文章:fpga是什麼