Nanosheets FET
我們不得不面對的事實就是，FinFET將停止擴展，這促使晶片製造商轉向一種新電晶體，即nanosheet FET或相關類型。
nanosheet FET的發展勢頭始於2017年，當時三星推出了用於3nm的多橋通道FET (MBCFET)。MBCFET是一種納米片FET，它可以通過用納米片替換納米線周圍的柵極，來實現每堆更大的電流。風險生產將於今年晚些時候開始，批量生產預計將在2022年完成。
臺積電也在研究nanosheets。nanosheets FET是一種門式全能電晶體。納米片在5nm FinFET上提供了適度的放大，但是nanosheets更具有優勢。
nanosheet FET基本上是一個FinFET，它的側面有一個柵極。nanosheets由若干單獨的水平薄片或薄片組成，這些薄片是垂直堆疊的。
一個柵極環繞在每個薄片上，形成一個門式全能電晶體。在理論上，由於電流的控制是在結構的四個側面完成的，所以nanosheet FET提供了更優的性能和更少的漏電，
最初，nanosheet將有四個左右的薄片。Imec的Horiguchi說:「典型的nanosheet寬度是12到16nm，厚度是5nm。」
以上是nanosheet與FinFET的不同之處。FinFET將有限的鰭片量化，這對設計師提出了一些限制。「nanosheet的優點是它可以有不同的寬度。根據設計者的需要，每個設備可以有不同的寬度。這給了設計師一些自由。他們可以找到更好的表現和動力的最佳位置。」
例如一個寬片電晶體將有更多的驅動電流。窄片可使更小的設備產生更少的驅動電流。
nanosheet與納米線有關。nanosheet FET具有更寬的溝道，這意味著器件具有更強的性能和更大的驅動電流。這就是為什麼nanosheet在市場上越來越受歡迎。
這就是為什麼nanosheet FET可獲得更強的動力。但在3nm左右，這項技術和FinFET還面臨一些挑戰。臺積電副總監Jin Cai在IEDM的一次演講中解釋道：「FinFET面臨在一定比例的柵極長度內對鰭片寬度和鰭片外形進行量子控制；納米片面臨的是n/p不平衡、底部板的有效性、內部間隔、柵極長度控制和器件覆蓋。」
考慮到這些挑戰，nanosheet FET需要時間來提升。當然也需要新材料的支持。
在簡單的工藝流程中，nanosheet FET首先在基底上形成超晶格結構。外延工具在基板上沉積矽鍺(SiGe)和矽的交替層。至少，一個棧應該由三層矽和三層矽組成。
然後，通過圖形化和蝕刻在超晶格結構中形成垂直鰭片。超晶格結構和鰭片的形成需要精密的橫向控制。
接下來是更困難的一步——內部間隔的形成。首先，將超晶格結構中SiGe層的外層凹陷。這創造了小空間，充滿了介電材料。臺積電cai jin表示:「這需要內部隔離片來降低柵極到源極/漏極的電容。」「內部間隔過程控制非常關鍵。」
IBM和TEL最近介紹了一種用於內部間隔和通道釋放過程的新蝕刻技術。這涉及到各向同性SiGe幹蝕刻技術，比例為150:1。
這項技術使精密的內部間隔成為可能。「SiGe的壓痕需要對犧牲SiGe層進行高度選擇性的橫向『盲』蝕刻，」IBM的研發經理Nicolas Loubet在論文中解釋。
形成源極/漏極之後，使用蝕刻工藝去除超晶格結構中的SiGe層。剩下的是矽基層或薄片，它們組成了通道。
高鉀/金屬柵材料沉積在結構中。最後，MOL和銅相互連形成納米片（nanosheet）。
這是對這個複雜過程的一個簡化描述。儘管如此，與任何新技術一樣，納米片可能容易出現缺陷。這就要求工廠有更多的檢查和計量步驟。
KLA的過程控制解決方案主管Chet Lenox:「就像我們之前所做的架構轉變一樣，我們看到了納米片在檢測和計量方面的新挑戰。」「在檢測方面，有許多新的埋地缺陷模式可以通過內部間隔和納米片釋放產生。在計量學方面，集成電路製造商需要對單個納米片進行精確測量，而不僅僅是對每個堆疊的平均值進行測量，以幫助降低它們的工藝可變性。」
除此之外，它還需要新的技術。例如，Imec和應用材料最近發表了一篇關於掃描擴散電阻顯微術(s-SSRM)的論文。在s-SSRM中，一個微小的手術刀切割結構的一小部分。
更多的選擇
在研發方面，Imec正在開發更先進的門級全能形式，如CFET和forksheet FET，其目標是2nm及以上。
到那時，集成電路的擴展可能對大多數人來說都太昂貴了，特別是考慮到功率和性能收益的減少。這就是為什麼先進的封裝越來越有吸引力。與其把所有的晶片功能都塞在同一個晶片上，還不如把這個設備拆分成更小的晶片，並把它們整合到一個高級的封裝中。
ASE負責業務開發的高級副總裁Rich Rice表示:「這當然取決於應用程式。」「我們肯定會看到更多這樣的活動，即使是在亞微米深的節點。許多公司都在關注它。」
此外，還有幾種不同的封裝選擇，比如2.5D、3D-IC、chiplets和扇出。
結論
可以肯定地說，並不是所有的節點都需要高級節點。但蘋果(Apple)、海斯力(HiSilicon)、英特爾(Intel)、三星(Samsung)和高通(Qualcomm)需要先進的技術，去研製更先進的產品。
消費者想要最新、最好、性能更好的系統是可以理解的。但最大的問題是，未來的技術能否以合適的成本帶來真正的好處。
延伸閱讀——全新GAA技術，邁向5nm時代的基石
從摩爾定律誕生之後，半導體產品技術的發展、性能的進步和普及速度的快慢，最終幾乎都和工藝相關。沒有好的工藝，半導體產業幾乎無法快速前行。不過，近期隨著工藝快速進步，技術難度越來越大，人們發現傳統的工藝技術已經無法滿足7nm以下的製程了。好在科學家們通過努力研發，在FinFET之後，又帶來了全新的GAA工藝，希望延續現有半導體技術路線的壽命，進一步推進產品向前發展。
FinFET逐漸失效
半導體工藝製程在進入32nm以下的節點後，每一步都歷盡艱辛。在如此小的尺度上，人們習以為常的傳統物理定律都會逐漸失去效果，量子效應逐漸成為製程前進的攔路虎。為此，科學家和工程師們在過去的數年間發明了各種各樣的增強技術來對抗繼續微縮尺度所帶來的不確定性。包括High-K、特種金屬、SOI、FinFET、EUV等技術紛至沓來，終於將半導體工藝的典型尺寸推進至7nm時代、甚至5nm時代。但是如果要進一步向更小尺寸的工藝節點前行的話，人們又遇到了更多的麻煩。
現有半導體製造的主流工藝往往採用「鰭片電晶體」也就是FinFET技術進行，它成功地延續了22nm以下數代半導體工藝的發展。從技術發展角度來看，平面電晶體在尺寸縮小至22nm後，漏電流控制將變得很困難。這是因為勢壘隧道效應導致了電流洩露。
所謂勢壘隧道效應，是指雖然源極和漏極被絕緣的物體隔開無法導通，但是在絕緣層越來越薄之後，源極和漏極之間的距離也越來越近，最終兩者過於靠近，稍微施加電壓就會使得電子以概率的方式穿透絕緣層到達另外一端，這就帶來了漏電流和功耗問題。解決問題的方法就是FinFET，也就是將漏極和源極「立起來」，柵極再垂直構造，形成了經典的FinFET「鰭片」結構。這種經典的結構不但在很大程度上增厚了絕緣層、解決了平面電晶體的隧道效應，還為柵極帶來了更多有效的接觸面，使得電流阻礙降低，發熱也隨之下降。
從22nm時代開始，FinFET就成為各家廠商用於縮小電晶體尺寸的法寶。不過再好的法寶也有失效的一天。隨著電晶體尺度向5nm甚至3nm邁進，FinFET本身的尺寸已經縮小至極限後，無論是鰭片距離、短溝道效應、還是漏電和材料極限也使得電晶體製造變得岌岌可危，甚至物理結構都無法完成。
一個典型的例子就是，在5nm之後，FinFET幾乎已經達到了物理極限，其不斷拉高的深度和寬度之比（為了避免短溝道效應，鰭片的寬度應該小於柵極長度的0.7倍），將使得鰭片難以在本身材料內部應力的作用下維持直立形態，尤其是在能量更高的EUV製程導入之後，這樣的狀況會更為嚴重，甚至光子在如此小的尺度下將呈現量子效應從而帶來大量的曝光噪音，嚴重影響了產品的質量和性能。另外，柵極距過小將帶來不可控的情況。
以英特爾工藝為例，14nm製程下，柵極距是70nm，10nm工藝下柵極距是54nm。柵極距隨著工藝演進而不斷縮小，IMEC的模擬顯示，柵極距在現有FinFET技術下的極限是42nm，製程達到5nm甚至3nm時，柵極距還會縮小，當小於42nm時，人們引以為傲的FinFET將無法繼續使用下去。
當FinFET在5nm以下的技術節點包括3nm、1.5nm上出現各種問題，甚至徹底失效的時候，人們應該如何製造電晶體密度更高、單個電晶體典型尺寸更小的晶片呢？
▲英特爾10nm和14nm工藝對比，注意10nm工藝柵極距離降低至54nm。
▲英特爾10nm鰭片對比14nm，注意寬高比。
在今年五月份的Samsung Foundry Forum論壇上，韓國半導體巨頭宣布了他們的工藝路線圖。按照三星規劃，其將首次採用EUV光刻（極紫外光刻）的7nm LPP（Low Power Plus）工藝技術將於今年下半年投產。關鍵IP正在研發中，明年上半年完成；7nm之後將會是其5nm LPE（Low Power Early），能實現更大面積的電路縮放和更低的功耗；在這之後，便會迎來4nm LPE/LPP製程工藝，這也是三星最後一次應用高度成熟和行業驗證的FinFET立體電晶體技術。
三星路線圖
在3nm的時候，三星計劃引入了Gate-All-Around（簡稱GAA），也就是環繞柵極。相比於現在的FinFET Tri-Gate三柵極設計，這個重新設計了底層結構的電晶體能克服當前技術的物理、性能極限，增強柵極控制，獲得性能大大提升。在日前的IEDM上，三星晶圓代工業務負責人表示，三星已經完成了3nm工藝技術的性能驗證，並且在進一步完善該工藝，目標是在2020年大規模量產。
所謂Gate-all-around (GAA) ，有時候被稱作橫向納米線場效應管。這是一個周邊環繞著 gate 的 FinFet 。按照專家的觀點， GAA 電晶體能夠提供比 FinFet 更好的靜電特性，可滿足某些柵極寬度的需求，這主要體現在同等尺寸結構下,GAA溝道控制能力增強,因此給尺寸進一步微縮提供了可能;傳統Finfet的溝道僅三面被柵極包圍,而GAA以納米線溝道設計為例,溝道的整個外輪廓都被柵極完全包裹住,這就意味著柵極對溝道的控制性能就更好。
從平面電晶體到GAA的演進
三星研究人員將將他們採用全環柵（GAA）電晶體設計的3nm CMOS技術叫做多橋通道（MBC）架構。據介紹，這個由納米片（nanosheets）的水平層製成的溝道完全被柵極結構包圍。
三星聲稱，這種技術具有高度可製造性。因為它利用了該公司現有的約90％的FinFET製造技術，而只需要少量修改過的光掩模。他們用它構建了一個功能齊全的高密度SRAM宏。他們表示，該工藝具有出色的柵極可控性（65 mV / dec亞閾值擺幅（subthreshold swing）），這比公司的FinFET技術高31％，且因為納米片通道寬度可通過直接圖案化來改變，這就給設計提供了靈活性。