來源：內容由半導體行業觀察（ID：icbank）編譯自「IEEE」，謝謝。
對於後矽時代的選擇，工程師一直致力於把原子厚的二維材料製成電晶體的研究。最著名的是石墨烯，但專家認為，二維半導體（例如二硫化鉬和二硫化鎢）可能更適合此工作。因為石墨烯缺乏帶隙，這種禁帶使材料成為半導體。
現在，通過將石墨烯和MoS 2結合在一起，研究人員已經製造出一種電晶體，該電晶體的工作電壓為常規電壓的一半，並且電流密度高於以前開發中的任何最新2D電晶體。這將大大降低基於這些2D器件的集成電路的功耗。
「我們能夠充分挖掘2D材料的潛力，從而製造出一種在能耗和開關速度方面表現出更好性能的電晶體，」布法羅大學電氣工程學教授李華敏在IEDM 2020上說。
有趣的是，該設備利用了石墨烯缺乏帶隙的優勢。在電晶體中，柵電極上的電壓將電荷載流子注入到溝道區中，從而在源電極和漏電極之間形成導電路徑。常規的矽電晶體和2D MoS 2電晶體利用了從源發出高能「熱」電子的優勢。對於漏極電流每增加十倍（60 mV /十倍：60 mV/decade），這就設置了60毫伏的基本極限。
李說，沒有帶隙的石墨烯是「冷」電子源。這意味著需要更少的能量將電子跨過溝道區域發送到漏電極。結果：可以更快地接通和斷開設備電流。
李說：「使用這種獨特的機制，我們能夠突破切換的基本極限。」 該小組的1納米厚電晶體僅需29 mV即可實現器件電流10倍的變化。「我們使用較少的電壓來切換器件並控制更多的電流，因此我們的電晶體具有更高的能源效率。」
研究人員通過在單層MoS 2上堆疊單層石墨烯來製造這種設備。此堆疊區域用作電晶體通道，研究人員將柵電極沉積在頂部。石墨烯單層充當源極，而二硫化鉬層充當漏極。
而據山東大學的研究人員說，其他冷源材料，例如2D金屬和electron-rich，n摻雜的半導體，也可以用於突破60 mV /十年（60 mV/decade）的極限。通過仿真和建模，他們表明，n摻雜石墨烯可以將電壓降至24 mV。即使簡單地使用n摻雜的矽， 也可以將其降至33 mV。
李說，他和他的同事選擇MoS 2作為他們的概念驗證設備，因為這是研究人員了解並研究了很長時間的2D半導體。臺積電的研究人員也在IEDM上發表了有關MoS 2電晶體的最新發現 。
這些小組和其他小組不限於此2D材料。他們還使用二硫化鎢（WS 2）和黑磷等材料。Buffalo的Li說：「如果其他材料在我們的設備技術中能更好地工作，我們將進行探索。」
位於比利時魯汶的Imec將賭注押在WS 2上，該公司的研究人員認為WS 2應該能生產出性能最高的設備。兩年前，imec計劃總監Iuliana Radu和她的團隊開發了一種在300毫米矽晶圓上放置高質量WS 2 單層的技術。他們現在報告說，他們可以在晶圓級製造WS 2電晶體。他們說：「這項工作為工業上採用2D材料鋪平了道路。」
矽的繼任者：碳納米管有了新進展
得益於研究人員的持續推進，碳納米管器件現在正在越來越接近矽的能力，最新的進展也在最近舉辦的IEEE電子器件會議IEDM上揭曉。會上，來自TSMC，加州大學聖地牙哥分校和史丹福大學的工程師介紹了一種新的製造工藝，該工藝可以更好地控制碳納米管電晶體。這種控制對於確保在邏輯電路中充當電晶體的電晶體完全關閉時至關重要。
近年來，人們對碳納米管電晶體的興趣有所增加，因為它們有可能比矽電晶體更進一步縮小尺寸，並提供一種生產電路堆疊層的方法比在矽中做起來容易得多。
該團隊發明了一種生產更好的柵極電介質（gate dielectric）的工藝。那是柵電極和電晶體溝道區之間的絕緣層。在操作中，柵極處的電壓會在溝道區中建立電場，從而切斷電流。然而，隨著幾十年來矽電晶體的規模縮小，由二氧化矽製成的絕緣層必須越來越薄，以便使用較少的電壓來控制電流，從而降低了能耗。最終，絕緣屏障非常薄，以至於電荷實際上可以通過它隧穿，從而帶來電流洩漏並浪費能量。
大約十多年前，矽半導體工業通過切換到新的介電材料二氧化鉿（hafnium dioxide）解決了這個問題。與先前使用的二氧化矽相比，該材料具有較高的介電常數（high-k），這意味著相對較厚的高k介電層在電氣上等效於非常薄的氧化矽層。
碳納米管電晶體還使用HfO 2柵極電介質。碳納米管的問題在於，它們不允許在控制按比例縮小的設備所需的薄層中形成電介質。
沉積high-k電介質的方法稱為原子層沉積。顧名思義，它一次可建造一個原子層的材料。但是，它需要一個開始的地方。在矽中，這是在表面自然形成的原子的原子薄層。
碳納米管不提供這種立足點來開始沉積。它們不會自然形成氧化物層，畢竟二氧化碳和一氧化碳都是氣體。納米管中任何會導致所需「懸掛鍵」（dangling bonds）的缺陷都會限制其傳導電流的能力。
到目前為止，在碳納米管上生長一層薄薄的high-k電介質二氧化鉿是不可能的。史丹福大學和臺積電的研究人員通過在它們之間添加中間k介電層解決了這一問題。
「形成high-k電介質一直是一個大問題。」 領導這項工作的臺積電（TSMC）首席科學家，史丹福大學教授Philip Wong（黃漢森）說。「因此您必須將比納米管更厚的氧化物傾倒在納米管的頂部，而不是在縮小的電晶體中」，黃漢森建議。「要了解為什麼這是一個問題，可以想像一下柵極電壓的作用，就是試圖用腳踩踏來阻止水流過花園軟管。如果在腳和軟管之間放一堆枕頭（類似於厚的門氧化物），則枕頭會變得更難」，黃漢森進一步指出。
臺積電的Matthias Passlack和UCSD的Andrew Kummel教授提出了一種解決方案，將HfO2的原子層沉積與沉積中間介電常數材料氧化鋁的新方法結合在一起。Al2O3是使用UCSD發明的納米霧工藝沉積的。像水蒸氣凝結形成霧一樣，Al2O3凝結成簇，覆蓋納米管表面。然後可以使用該界面電介質作為立足點開始HfO2的原子層沉積。
這兩種電介質的綜合電學特性使該團隊能夠構建一種器件，該器件的柵極電介質在寬度僅為15納米的柵極下的厚度小於4納米。最終的器件具有與矽CMOS器件相似的開/關電流比特性，並且仿真表明，即使具有較小柵極電介質的較小器件也能正常工作。
但是，在碳納米管器件能夠匹配矽電晶體之前，還有很多工作要做。其中一些問題已單獨解決，但尚未合併到單個設備中。例如，黃漢神團隊設備中的單個納米管限制了電晶體可以驅動的電流量。他表示，要使多個相同的納米管完美對齊一直是一個挑戰。北京大學彭練矛實驗室的研究人員最近成功地使每微米排列250個碳納米管，這表明解決方案可能很快就會出現。
另一個問題是設備的金屬電極和碳納米管之間的電阻，特別是當這些觸點的尺寸縮小到接近當今先進矽晶片所使用的尺寸時。去年，黃漢森的一名學生Greg Pitner（現為臺積電研究人員和IEDM研究的主要作者）報告了一種方法，可以將一種接觸類型（p型）的電阻提高到兩倍以下接觸的理論極限僅為10納米。但是，與碳納米管的n型接觸尚未達到相似的性能水平，而CMOS邏輯則需要兩種類型。
最後，需要摻雜碳納米管以增加柵極兩側的載流子數量。通過用其他元素替換晶格中的一些原子，可以在矽中完成這種摻雜。這在碳納米管中是行不通的，因為它將破壞結構的電子能力。相反，碳納米管電晶體使用的是靜電摻雜。在此，有意操縱介電層的成分以將電子捐贈給納米管或將其抽出。黃漢森表示，他的學生Rebecca Park在該層中使用氧化鉬取得了良好的效果。
他說：「我們感到非常興奮，因為我們正在一步一步地將所有這些難題都擊倒。」 「下一步就是將它們放在一起……如果我們可以將所有這些結合起來，我們將擊敗矽。」
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