FPGA設計的高速FIFO電路技術

本文主要介紹高速FIFO電路在數據採集系統中的應用，相關電路主要有高速A/D轉換器、FPGA、SDRAM存儲器等。圖1為本方案的結構框圖。在大容量高速採集系統項目的開發過程中，FPGA作為可編程邏輯器件，設計靈活、可操作性強，是高速數字電路設計的核心器件。由於FPGA內嵌存儲器的容量有限，通常不能夠滿足實際設計電路的需求，需要外接SRAM、SDRAM、磁碟陣列等大容量存儲設備。

A/D輸出的數據流速度快，經過FPGA降速後，位數寬，速度仍然很高，不能直接存儲到外部存儲器。在設計時，要經過FIFO緩存，然後才能存儲到外部存儲器。本設計的FIFO容量小、功能強，充分利用了FPGA內部FIFO電路的特點，結合實際電路，優化了整個電路模型的設計。

異步FIFO生成

FIFO佔用的內存資源為FPGA內嵌的block RAM，由Xilinx公司提供的ISE開發平臺自動生成。讀寫時鐘有通用時鐘和獨立時鐘可選，我們採用獨立時鐘，rd_clk和wr_clk獨立，為了保證在高速採集時數據不丟失，rd_clk頻率不低於wr_clk。FIFO讀模式採用標準FIFO，每次啟動採集時都要對FIFO進行復位，為異步復位，初始化內部指針和輸出寄存器。在FIFO生成過程中，我們啟用almost_full 和almost_empty選項，以及prog_full 和prog_empty選項，prog_full和prog_empty要進行參數設置，具體設置參數如圖2所示。

FIFO接口信號定義

根據FIFO的生成過程，在圖3中給出了讀寫時鐘域的信號定義，所有的在寫時鐘域的輸入信號都必須經過寫時鐘同步，所有的在讀時鐘域的輸入信號都要經過讀時鐘同步。信號經過時鐘同步後，可以確保在讀寫過程中不會出現亞穩態，導致讀寫操作出現錯誤。

下面對讀寫時鐘域定義信號給予說明：

rst:復位信號，高有效，異步復位，每次啟動採集都要首先對FIFO進行復位;

wr_clk：寫時鐘;

wr_en：與寫時鐘同步;

din：輸入數據總線;

rd_clk:讀時鐘;

dout：輸出數據總線;

full：FIFO全滿標誌;

empty：FIFO全空標誌;

almost_full：高有效，如果為高電平，在寫一個數據FIFO將全滿;

almost_empty：高有效，如果為高電平，在讀一個數據FIFO將全空;

prog_full：可編程滿標誌，根據需要，可以設定FIFO內部有多少數據，該標誌信號有效;

prog_empty：可編程空標誌，根據需要，可以設定FIFO內部有多少數據，該標誌信號有效;

wr_data_count：說明FIFO內部已經寫了多少數據;

rd_data_count：說明FIFO內部有多少數據可以讀。