日前臺積電全球技術論壇如期舉行,論壇上除了分享正在量產的5nm工藝以外,還透露了第二代5nm、4nm等先進工藝方面的信息,但在5nm已經投產的情況下,外界更期待的其實是5nm之後的下一個全新工藝節點3nm工藝。
臺積電透露,和第一代5nm工藝相比,3nm工藝將使晶片的性能提升10%到15%,能耗則可以降低25%到30%,臺積電還承諾3nm工藝的電晶體密度將是5nm工藝的1.7倍。按照計劃,3nm工藝將在明年進入風險試產,2022年下半年大規模量產。
但臺積電明顯察覺到了一個新的問題,隨著高性能計算需求的與日俱增,還有半導體工藝的日益複雜,未來單靠升級製程工藝升級,肯定是無法解決所有問題的,還需從最根本的封裝技術上多下一些功夫,CoWoS-S晶圓級封裝技術其實已經使用很多年了。
臺積電CoWoS-S晶圓級封裝技術針對高端市場,連線數量和封裝尺寸都比較大,極大的突破了光刻掩膜尺寸的限制,晶片越做越大的今天,內部封裝的小晶片也越來越多了,所以這也是臺積電不斷變強,成為全球第一大晶片代工廠的原因。
官方資料顯示,臺積電2016年就做到了1.5倍於掩模尺寸的規模,在單晶片內部能夠實現4顆HBM高帶寬內存晶片封裝,2019年臺積電又達成了2倍尺寸,6顆HBM晶片,並計劃在2021年實現3倍尺寸、8顆HBM,2023年做到4倍尺寸,內部可封裝多達12顆HBM。
按照這樣的速度發展,加上主晶片13顆,HBM晶片12顆,意味著總面積估計可達到3200平方毫米。相比之下,性能強大的英偉達安培架構的GA100核心,其核心面積只有826平方毫米,不過這是7nm工藝下的極限了,可見臺積電還要將面積提升4倍之多。
隨著HBM顯存技術的發展,未來無論是容量還是帶寬都將超越很多人的想像,可能實現TB/s的速度都不是難題吧,目前三星HBM2e已經做到單顆12層堆疊,數據傳輸率3200MT/s,帶寬至少4.92TB/s,速度相當驚人。
然而令人感到遺憾的是,臺積電如此高級的封裝技術華為可能徹底無緣了,因為按照禁令計劃,9月15日之後華為晶片將無法由臺積電代工生產,旗下高性能處理器同樣將絕版,無論是對華為還是對中國,都是巨大的損失,不禁感嘆一聲,真的太可惜了!