伴隨著5G通信技術的到來與越來越成熟的物聯網(internet-of-things, IoT)技術的應用,人們對5G/IoT相關的集成電路晶片設計投來更加熱切的目光。例如，數字電路的邏輯單元和存儲器設計有什麼不同? 5G相關的射頻IP晶片設計有哪些? 對於IoT系統晶片如何實現低功耗要求? IP單元及信號接口單元的版圖設計如何實現?
同時，雲端大數據的數據流實時處理（real-time analytical processing）推動著高性能計算機晶片的研發；終端的存儲一體化運算（in-memory computing，IMC）對新一代存儲器單元設計有了更新的要求。無論是雲端或是終端的晶片設計，當前與未來都要具有人工智慧的機器學習功能，雲端晶片更多地解決並提升深度學習中的「訓練」(training)能力, 終端晶片則更多地解決並提升深度學習中的「推理」(inference)能力。
5G/IoT的專用集成電路的市場需求，雲端終端的智能晶片發展要求，從架構到系統，包括電路設計與物理設計與版圖設計項目，已經擺在了晶片設計團隊的面前。這些設計包括了集成電路的標準設計、半定製設計和全定製設計。晶片製造商通常僅提供通用型單元庫（generic library）因而IoT需要更多半定製、5G需要全定製的版圖設計。
針對5G/IoT技術的迫切需求，本文介紹集成電路產業中版圖設計技術的簡要過程，從而講述標準版圖設計、半定製設計與全定製版圖設計的應用，並以5G/IoT場合的高性能和高速數據率相關的IP進行簡短的討論，版圖設計質量對最終系統的影響等。文末強調版圖設計與系統晶片、MCU晶片與模擬和混合信號設計以及與射頻晶片設計的緊密相關和依賴性，重點說明版圖設計在集成電路產業中的重要角色。
1． 集成電路的版圖設計方法
集成電路設計方法涉及面廣，內容複雜，其中版圖設計是集成電路物理實現的基礎技術。版圖設計的質量好壞直接會影響到集成電路的功耗、性能和面積。在系統晶片（system-on-chip, SoC）設計中，集成了接口單元(input/output,I/O),標準邏輯單元(standard cell)，模擬與混合信號(analog mixed-signal, AMS)模塊，存儲器(memory,例如ROM,RAM)和多種IP模塊。所有這些模塊的物理實現,全都離不開基本的版圖設計。
工程實踐中，從定義系統晶片參數（specifications）完成後，人們常常將最常見的數字集成電路中標準邏輯單元的版圖設計過程簡化為電路設計（circuit design）、版圖設計（layout design）和特徵化（characterization）等三個步驟，見圖1簡化的版圖設計流程圖。在實踐中，版圖設計類型又分為: 1)標準版圖設計，2)半定製版圖設計，和3)全定製版圖設計。
圖1 集成電路版圖設計的簡化流程圖
2．集成電路中的標準版圖設計
標準版圖設計通常用於數字集成電路的標準單元庫、輸入輸出單元庫等。存儲器的版圖設計屬於半定製版圖設計，它的存儲單元（例如RAM cell）的版圖採用標準單元庫的設計方法,其餘部分則為不規則的版圖設計。模擬與混合信號（analog mixed-signal, AMS）的版圖設計以及射頻電路的版圖設計則屬於全定製的版圖設計。
標準單元庫中包括兩大類單元：(1)組合邏輯（combinational）單元,例如反向器與非門、選擇器等。（2）時序邏輯（sequential）單元，例如寄存器、鎖存器、存儲器等。
對於數字電路中的標準單元設計，是從布爾邏輯(Boolean logic)描述並定義單元的邏輯關係開始，接著是電路設計(schematic capture或circuit design)與電路仿真(circuit simulation)，而後開始版圖設計。版圖設計需要符合製造工藝規則檢查（design rule check，DRC）和版圖電路一致性檢查（layout versus schematic，LVS）通過才算完成，這時，版圖設計的結果用「圖形顯示系統第二版」（graphic display system II，GDSII）文件記載，並作為晶片製造中製作掩模板（mask）的依據。數字電路的標準單元和I/O單元完成版圖設計後，還要做寄生參數(電阻R電容C)提取（parasitic extraction，RCX）,供電路設計者作進一步擬合優化處理，這種反標方法(back-annotation)也是晶片級設計的重要步驟之一。圖2給出了比較完整的版圖設計全流程圖。
圖2 集成電路版圖設計的全流程圖
從標準單元和I/O單元的版圖設計結果，需要產生物理信息和時序信息供晶片物理設計布局布線（place & route，P&R）使用。物理信息以單元庫交換格式（library exchange format，LEF）文件表達，它是在相應的GDSII文件的基礎上，「忽略」底層信息，僅僅保留並提取金屬1層（metal 1，M1）以及更上層的多邊形（polygon）數據作為P&R使用，這樣就會極大地加快P&R的運行速度，縮短時序收斂時間。例如，對於存儲器版圖的LEF文件，會使用到M1，M2甚至M3的信息。
圖3 集成電路標準版圖設計中標準單元具有同等高度與不同寬度
對於標準單元的版圖，根據工藝要求，標準邏輯單元的高度是固定的，寬度為最小單元寬度的公約數倍數，例如在圖3中，左圖為反向器（inverter，INV）的版圖，中圖為選擇器（multiplexer，MUX）的版圖，右圖為D型寄存器的(D-Flip Flop, DFF)的版圖。如上所述，從版圖設計中，可以導出並建立GDSII和LEF文件。GDSII文件經過設計籤核（design sign-off）過程由代工廠使用於晶片製造，LEF文件用於全晶片的P&R物理設計。
標準單元的時序信息過去曾經以時序庫單元格式（timing library format，TLF）文件表達，目前以自由時序庫單元格式（liberty，「.lib」）文件表達。產生時序庫文件需要根據製造工藝調用SPICE模型，比如最常用的BISM4模型；根據製造工藝參數，進行庫單元時序仿真，例如Hspice和Spectre仿真器。
從相應的GDSII文件中，根據半導體器件物理基礎參數，提取單元電路的輸入輸出負載（CL），提取其靜態功耗和動態功耗數據，建立一套資料庫，在做功耗分析和低功耗設計時使用。CMOS的總功耗 Ptotal= Pstatic + Pdynamic，靜態功耗Pstatic與工藝參數相關，而動態功耗Pdynamic與CL相關。因此，在做各種版圖設計時，應當儘量減小輸入輸出端的電容，從而提高庫單元速度即晶片的性能。
另一方面，對於180nm或者更加先進的工藝，信號完整性（signal integrity, SI）分析成為必不可少的步驟。人們知道，在CMOS電路的翻轉過程除了受信號上升或下降時間(transition time,也稱作slew rate)快慢有關之外,與其柵極的閾值(threshold voltage)極其相關。當輸出輸入電壓的斜率達到1時，即|tan(Vout/Vin)|=1（該點稱作統一增益點，Unity Gain Point，UGP)，若有臨近的並行信號線通過電容耦合（coupling capacitance）產生「噪聲（noise）」信號與「受害者」的時鐘或者數據信號迭加，就會破壞正常數據信號的傳遞甚或使得設計失效。
如此可見，標準單元的版圖設計結果是產生時序單元格式文件的來源。由於單元延時與信號輸入端的翻轉時間tslew（transition time）以及負載（CL）相關，因此，時序單元格式文件中的延時函數為f(tslew，CL),用三維表格表示，兩個數據之間的中間值使用多項式（polynomial）簡化插值方法產生，供計算時序時使用。另一方面，標準單元的功耗信息和信號完整性信息函數同樣與(tslew，CL)相關,也用三維表格表示。時序單元文件的時序、功耗和SI等豐富信息，將用於全晶片物理設計過程中的靜態時序分析（static timing analysis，STA）、功耗分析和信號完整性分析。晶片代工廠(foundry)通常只提供通用型GP (general purpose) 單元庫,例如TSMC從40nm及以下工藝才開始提供低功耗(LP)單元庫和超低功耗(ULP)單元庫。若採用65nm及以上的工藝,用戶應當自行設計,並且產生完整的單元庫文件GDSII, LEF 和 「.lib」 等。
在版圖設計中人們可以使用工藝設計包(process design kit, PDK),或者稱作 「工藝設計錦囊」，這當然給版圖設計帶來了極大的便利。但是，在很多工程設計中,人們還是離不開很多基礎設計步驟。例如，參數化的標準單元（parameterized cell，Pcell）可以幫助工程人員直接定義CMOS電晶體的大小並且直接調用，在28nm或者更先進工藝條件下，還需要考慮製造誤差比如光學臨近誤差（optical proximity correction, OPC）等帶來的影響，對版圖設計進行校正。
3．集成電路中的半定製版圖設計
在半定製版圖設計中，例如具有6個電晶體的SRAM或者僅有1個電晶體1個電容的DRAM，它們的標準小單元（RAM cell）高度和寬度尺寸設置與上一節所說的標準邏輯單元無關，需要單獨設計，見圖4。這一類設計既要兼顧標準版圖設計的通用性,又要考慮到重複使用單元在當前模塊設計中使用的靈活性。早期英特爾公司的CPU晶片的設計就採用了很多半定製的版圖設計，這種版圖設計技巧也會用於高性能計算機晶片的CPU設計之中。比如CPU中的數據通道(datapath)部分如果使用標準單元，則往往成為實現高性能的瓶頸，而採用半定製的專門設計，才會更好地提高整個晶片的性能。
圖4 半定製版圖設計中重複使用的RAM單元具有不同高度與不同寬度
(從左往右: 6T-SRAM單元電路及其版圖, 1T1C-DRAM單元電路及其版圖)
還有一類特殊的半定製版圖稱為客戶自有技術（Custom-Owned Tooling，COT）模塊，在專用集成電路（application specific integrated circuit，ASIC）中經常採用。快閃記憶體存取器（flash memory）的基本單元（NAND和NOR單元）與上述SRAM和DRAM的基本單元類似，也是採用半定製版圖設計。眾所周知,NAND快閃記憶體已經廣泛用於新型的固態存儲器(solid state drive, SSD)中。目前,數字電路基本單元常常工作在幾百兆赫茲(MHz)的頻率。DRAM新一代產品，即先進的雙數據率同步動態存儲器(double data rate synchronous dynamic RAM, DDR SDRAM)系列(最新版本為DDR4)和LPDDR系列(最新版本LPDDR5)數據率達到了6.4Gbps)，可以廣泛用於5G通信和汽車電子的晶片設計中。
上面討論到，Pcell可以幫助工程人員直接定義CMOS電晶體的大小，可以直接調用或者方便地更換從而對設計不斷進行優化。在28nm或者更先進工藝條件下，尤其是模擬電路對工藝參數根據敏感並直接影響到性能。這些問題可以通過約束控制設計(constraint-driven design, CDD)方法加以克服。比如,在進行差分對電晶體設計時，工程人員可以調用約束文件，對差分對電路進行控制配對，實現預定的性能。
與標準時序單元相比,存儲器的時序關係比較複雜。通常前者主要關注「時鐘(CLK_)」與「數據(DATA_)」信號之間的建立(setup)時間和(hold)時間; 後者還要額外處理「地址(ADD_)」、「控制(CONTR_)」、「讀(RE_)」 、「寫(WR_)」 、「使能(EN_)」等信號關係。
熟練地掌握了標準單元版圖設計之後，對於半定製版圖設計方能駕輕就熟，舉一反三，並藉助CDD方法，很好地處理設計規則並符合工藝製造的要求。一般說來，數字電路的標準單元或者其他電路設計由前端（front-end）工程師完成；版圖設計則由後端（back-end）工程師完成。在模擬和混合信號模塊或者晶片設計中，電路設計與版圖設計溶為一體，才能達到更好的性能要求。
4．集成電路中的全定製版圖設計
在模擬和混合信號晶片設計中,更多地採用了全定製版圖設計方法；尤其是射頻電路的晶片設計，基本上必須通過全定製版圖設計來實現，這樣才能有效地達到電路的設計目標，比如，信號耦合與匹配，有源區器件和無源區器件的實現，高頻參數電感和自感參數的控制和優化等。
模擬和混合信號晶片設計包括常見的模擬前端控制器（analog front-end, AFE）、模數轉換器(analog-digital converter, ADC)、數模轉換器(digital-analog converter, DAC)、運算放大器(op-amp)和比較器(comparator)等。
5G通信採用的頻段規範稱作「5G新空口」(5G New Radio，5G NR),使用6 GHz以下頻率以及毫米波波段,見圖5。數據率為10~20Gbps
圖5 5G NR頻率和5G NR毫米波頻率範圍
射頻無線通信技術包括蜂鳥(ZigBee，IEEE 802.15.4)，無線(WiFi,2.4GHz/5GHz,IEEE 802.11)，藍牙(最新版本Bluetooth 5.0, 2.4~2.483.5GHz)和藍牙低功耗（Bluetooth Low Energy，BLE, SIG/IEEE 802.15.1）和全球互通微波訪問(WiMax, 3.5~5.8GHz, IEEE 802.16d; 2.3,2.5,3.5GHz,IEEE 802.16e)等5種標準。與這些通信技術相關的射頻晶片設計包括IoT常用的接口，例如串並聯接口（Serial Parallel Interface，SPI）模塊，射頻功率放大器（RF PA），低噪聲放大器（low noise amplifier，LNA），壓控振蕩器（voltage-controlled oscillator, VCO），混頻器（frequency mixer），濾波器（filter）等。
射頻無線模塊或者獨立的射頻晶片,從電路設計到版圖設計,完全屬於全定製設計方式。設計人員在標準版圖設計和半定製版圖設計的基礎上,不斷開發出專用的晶片射頻產品。圖6為某射頻公司自行設計的5GHz通信產品全定製版圖案例,即版圖為全手工設計,晶片製造採用180nm射頻工藝,其數據率達到5Gbps。
圖6 某射頻公司5Gbps通信產品全定製(手工)版圖設計案例
藍牙晶片產品開發相對比較困難，射頻的性能與功耗是衡量藍牙晶片的重要指標，包括數據傳輸速率、信號延時與穩定性等都是晶片開發與研究的挑戰。包括採用40nm的CMOS藍牙晶片的亞閾值建模與電路仿真，版圖後仿真與優化等。目前，不少射頻應用晶片已經向40nm以下的先進工藝開發,這時,設計人員需要器件建模（例如BSIM6仿真模型）和全定製版圖設計雙管齊下。
熟練地掌握了標準單元版圖設計和半定製版圖設計之後，對於全定製版圖設計方能駕輕就熟，運用自如，以CDD方法加以輔助，則更好地處理模擬混合信號和射頻設計規則的特殊要求，例如電感和互感對版圖的影響，及其工藝製造後的實測結果。
5．高性能與高速晶片設計與版圖設計
物聯網和5G聯網通信中除了信號收發單元(transceiver, TRX 以及TX/RX)設計晶片之外,離不開專用的系統晶片SoC,其中高性能與高速核心IP往往決定了SoC的性能和速度。常見的高性能與高速核心IP有: PCIe, 10 Gigabit Ethernet (10 GbE), RapidIO, SerDes, USB等。表1列出了幾種物聯網和5G時代常用的高性能與高速IP的信號速度和數據率。
第1代PCIe總線技術最早於2003年提出,它源自英特爾公司的第3代輸入輸出3GIO技術。2017年PCIe第4代提出,2019年將開發PCIe第5代。英偉達公司注重機器學習中數據處理GPU晶片的開發,目前採用PCIe第2代產品,已經實現了16Gbps數據率。
高速IP接口吉比特乙太網10GbE (IEEE 820.3ae-2002)採用全工協議(full-duplex protocol),用來處理乙太網的高數據率數據,廣泛用於需要高帶寬的企業伺服器和數據中心等, 表1列出了10GbE (連接MAC層和PHY層的)的兩種接口參數,即4通道XAUI模式和單通道XFI/KR模式。
RapidIO用來作為與處理器之間的信號互聯,大量用在數據中心和高性能計算機嵌入式晶片設計中,也用於異構系統(heterogeneous system architecture, HSA)晶片中,包括人工智慧晶片採用的CPU,DSP,GPU等設計。
表1 物聯網和5G常用IP模塊的信號速度和數據率比較
由上表可見,使用高速IP時離不開相關IP設計的控制器(Controller)模塊和物理層(PHY)模塊的設計,它們必須滿足3~10GHz信號頻率要求,相應的數據率10~40Gbps對於晶片的版圖設計充滿了技術挑戰。
6．當代及未來5G/IoT應用對版圖設計技術影響
針對高端數字晶片的性能要求,設計公司為了滿足需求,會專門投入研發人員,重新對標準單元庫進行電路優化和版圖設計,如第2小節中「標準版圖設計」所說,還要重新產生一套單元庫文件,包括GDSII, LEF和 「.lib」等。對於半定製設計版圖,比如COT模塊等,除了注意邊界處的走線,也要產生「灰盒子」時序文件。IoT相關晶片以MCU為主的SoC, 其中若干種IP模塊和無線模塊包括NB-IoT, LoRa, 藍牙等, 給半定製和全定製版圖設計帶來新的生命。5G時代的應用場景有三種不同的無線接入模式，包括以消費類為主的增強移動寬帶(enhanced Mobile Broadband, eMBB)技術，以智慧機器人和無人駕駛等為主的超高可靠超低時延通信(Ultra-reliable low latency communication, URLLC)和大規模機器通信(massive Machine‐Type Communication, mMTC)。這些多樣化的應用場景會對射頻電路晶片電路與版圖設計帶來新的技術挑戰和產品需求。
因此, 在5G 和IoT時代, 無論是標準單元版圖設計,半定製版圖設計和全定製版圖設計,基本的設計方法得到發揚傳承,高性能、低功耗、低成本的要求提得更高,對未來高質量高可靠性版圖設計設立了新的規範和起點。例如，用於深度學習的晶片設計，由於涉及到海量數據計算，已經使用算力單位千兆(1012, tera operations per second, TOPS）為參考,使用能效比（TOPS/W）作為衡量晶片架構和設計的總體檢測指標。最新的2019年國際固體電路會議(International Solid-State Circuits Conference, ISSCC)分組文章都做了詳盡的討論。
參考文獻
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[3] 陳春章,王國雄,艾霞,《數字集成電路物理設計》,2008年,北京:科學出版社(ISBN 978-7-03-022031-8)。
[4] ISSCC 2019,https://submissions.mirasmart.com/ISSCC2019/PDF/ISSCC2019AdvanceProgram.pdf
本文：21ic電子網
作者：陳春章
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