信號完整性SI(Signal Integrity)概述之二DDR之時序(Timing)分析

對於系統設計工程師來說，時序（Timing）問題在設計中是至關重要的，尤其是隨著時鐘頻率的提高，留給數據傳輸的有效讀寫窗口越來越小，要想在很短的時間限制裡，讓數據信號從驅動端完整地傳送到接收端，就必須進行精確的時序計算和分析。同時，時序和信號完整性也是密不可分的，良好的信號質量是確保穩定的時序的關鍵，由於反射，串擾造成的信號質量問題都很可能帶來時序的偏移和紊亂。因此，對於一個信號完整性工程師來說，如果不懂得系統時序的理論，那肯定是不稱職的。

時序分析，也許是SI 分析中難度最大的一部分，大部分工作是閱讀規範，理解系統的工作原理和公式計算，過程比較枯燥，而且參考的資料不多，所以國內能精準做時序分析的團隊不多，興森科技高速實驗的仿真工程師從DDR的信號質量、串擾、ISI多方面考慮，一絲不苟的計算時序關係，有了固定的DDR時序的模板，如果需要模板可聯繫作者或我司的業務員。

圖一、 時序仿真報告模板（Timing report sample）

存儲器是目前計算機系統裡的核心部件，任何一個系統都少不了和CPU通信的存儲器，可以分為如幾種類型：

圖二、 目前存儲器的分類

目前興森科技高速實驗室對於上述存儲器的時序分析都有定性、定量的研究，對於客戶提出的次數最多的問題：「我設計的DDR（存儲器）跑不了最高的速率，是什麼原因？」，我們目前給客戶解決問題成功率為100%，都是通過時序仿真定位問題點，然後通過公司CAD事業部的設計工程師改版，再到工廠打板，SMT，再回到興森科技高速實驗調試成功，最後交付給客戶。為客戶解決了系統設計中的一大攔路虎。

所以通過在研發階段藉助目前的EDA仿真工具，將SI（時序）問題定位在設計的前端尤為重要。客戶的問題就是興森科技的問題，在這裡將分期為大家介紹高速系統中的信號完整性問題。

DDR信號仿真（SDRAM，DDR， DDR2 ，DDR3……）

（1）DDR信號完整性及串擾分析

基於仿真模型（IBIS，SPICE模型等)，綜合評估DDR信號的信號質量，如過衝、振鈴、單調性、噪聲裕量、ISI（碼間幹擾）等，合理的優化信號拓撲結構，評估DDR並行走線的線間串擾情況，並結合仿真結果給出最佳的優化改善方案。

圖三、 信號波形

圖四、ODT優化方案

（2）　DDR時序仿真

驗證DDR信號的時序關係（如 DQS&CLK， DQ&DQS， ADD&CLK），制定相關約束條件，給出指導意見，使設計滿足系統時序要求。

圖五：時序關係對應圖

圖六：時鐘信號fly time

綜上所述：

整個系統中時序控制不好，容易影響整個系統的運行，大大浪費系統的資源。設計時需要著重考慮，做好時序仿真，對PCB設計進行指導，為系統的時序留下最大的裕量，讓整個系統能量滿格運行，做到科學設計，無憂無慮。