最全硬體工程師筆試面試必刷題庫07-經典筆試題目整理-附答案

說明：網上能搜到的硬體工程師筆試面試的題庫雖然也有一些，但是有些題目太舊，也沒有更新，有的答案有錯誤，對初入行的工程師反而有誤導。因此，並產生了此題庫。

此題庫精選網上能搜到的絕大多數硬體工程師筆試面試題庫，部分由網友提供。題庫大多數提供了參考答案，供硬體畢業生以及要跳槽的工程師刷題，以及學習用。此題庫由多個工程師把關，儘量挑選有價值的筆試面試題目，供大家參考。如果各位有好的題庫，也可以留言，私信提供，後續一起編排進來，方便硬體工程師刷題用。此題庫會每周更新。

每次更新題庫包含15題左右。不能太多，重在積累。

效果：如果能熟練掌握這些筆試面試題，保守估計月薪至少10K-15K

（DSP，嵌入式系統，電子線路，通訊，微電子，半導體）

1、下面是一些基本的數字電路知識問題，請簡要回答之。

(1) 什麼是 Setup和 Hold 時間？

答：Setup/Hold Time 用於測試晶片對輸入信號和時鐘信號之間的時間要求。建立時間(Setup Time)是指觸發器的時鐘信號上升沿到來以前，數據能夠保持穩 定不變的時間。輸入數據信號應提前時鐘上升沿(如上升沿有效)T 時間到達晶片，這個T就是建立時間通常所說的 SetupTime。如不滿足 Setup Time，這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿到來時，數據才能被打入 觸發器。保持時間(Hold Time)是指觸發器的時鐘信號上升沿到來以後，數據保持穩定不變的時間。如果 Hold Time 不夠，數據同樣不能被打入觸發器。

(2) 什麼是競爭與冒險現象？怎樣判斷？如何消除？

答：在組合邏輯電路中，由於門電路的輸入信號經過的通路不盡相同，所產生的延時也就會不同，從而導致到達該門的時間不一致，我們把這種現象叫做競爭。由於競爭而在電路輸出端可能產生尖峰脈衝或毛刺的現象叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。解決方法：一是添加布爾式的消 去項，二是在晶片外部加電容。

(3) 請畫出用 D 觸發器實現 2 倍分頻的邏輯電路

答：把 D 觸發器的輸出端加非門接到 D 端即可

(4) 什麼是&34;邏輯，要實現它，在硬體特性上有什麼具體要求？

答：線與邏輯是兩個或多個輸出信號相連可以實現與的功能。在硬體上，要用 OC 門來實現(漏極或者集電極開路)，為了防止因灌電流過大而燒壞 OC 門,應在 OC 門輸出端接一上拉電阻(線或則是下拉電阻)。

(5) 什麼是同步邏輯和異步邏輯？同步電路與異步電路有何區別？

答：同步邏輯是時鐘之間有固定的因果關係。異步邏輯是各時鐘之間沒有固定的因果關係.電路設計可分類為同步電路設計和異步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而異步電路不使用時鐘脈衝做同步，其子系統是使用特殊的 &34;和&34;信號使之同步。異步電路具有下列優點：無時鐘歪斜問題、 低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性。

(7) 你知道那些常用邏輯電平？TTL 與 COMS 電平可以直接互連嗎？

答：常用的電平標準，低速的有 RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL 等，高速的有 LVDS、GTL、PGTL、 CML、HSTL、SSTL 等。

一般說來，CMOS 電平比 TTL 電平有著更高的噪聲容限。如果不考慮速度 和性能，一般 TTL 與 CMOS 器件可以互換。但是需要注意有時候負載效應可能 引起電路工作不正常，因為有些 TTL 電路需要下一級的輸入阻抗作為負載才能 正常工作。