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說到集成電路就沒法不說EDA工具。
時至今日，儘管所用的語言和工具仍然不斷在發展，但是通過採用類似程式語言的硬體描述語言來設計、驗證電路預期行為，利用工具軟體綜合得到低抽象級門級設計並進一步完成物理設計的途徑，仍然是數字集成電路設計的基礎。對模擬/混合信號電路設計而言，隨著工藝節點的推進，設計的規模在不斷增大，而留給設計師的設計餘量在逐漸減小，對仿真和驗證工具在容量、速度和精度的要求越來越高。在沒有EDA工具之前，搞電路要靠人手工，對於大規模集成電路有上億電晶體的設計用手工簡直是不可為的。
隨著IC不斷向高集成度、高速度、低功耗、高性能發展，沒有高可靠性的計算機輔助設計手段，完成設計是不可能的。可以說有了EDA工具，才有了超大規模集成電路設計的可能。
EDA工具真正起步於1980年代，1983年誕生了第一個工作站平臺apollo；近40年的發展，EDA工具幾乎涵蓋了集成電路的方方面面，從硬體描述語言（Hardware Description Language，HDL）到邏輯仿真工具（Logic Simulation），從邏輯綜合（Logic Synthesis）到自動布局布線系統（Auto Place & Route）；從物理設計規則檢查（design rule check/DRC & electrical rule check/ERC）到電路圖版圖比對（Layout versus Schematic，LVS）到晶片的製造測試。
筆者通過和眾多工程師溝通交流，試著從眾多EDA技術及工具中選取七種富有創造性的類別加以介紹，這些技術或工具確實大大促進了集成電路的發展。
GDS & GDS II
GDS是由Calma研發完成，用於集成電路版圖的數據轉換，得以製作光刻掩模版。
Calma成立於1964年，其創始人是Calvin Hefte、Ron Cone和Jim Lambert，曾經和Applicon、ComputerVision一起成為稱為三大CAD公司，1988年被Valid Logic Systems收購。
Calma於1971年為掩模布局數據（mask layout data）開發了一個二進位文件格式GDS（Graphic Data System），1978年進行了重大修訂，被稱為GDS-II。到目前為止，半導體行業仍然使用GDS-II作為IC設計「tape-outs」的標準版圖數據格式。
集成電路版圖（integrated circuit layout）是集成電路設計中最底層步驟物理設計的成果，物理設計通過布局、布線技術將邏輯綜合的成果（門級網表）轉換成物理版圖文件，這個文件包含了各個硬體單元在晶片上的形狀、面積和位置信息。版圖設計必須遵守製造工藝的相關設計規則要求，並滿足時序、面積、功耗等的約束。集成電路版圖完成後，整個集成電路設計流程基本結束。隨後，半導體加工廠會接收版圖文件，利用半導體器件製造設備和技術，來製造實際的硬體晶片。（簡單說就是，GDS文件通過二進位編碼來表示平面的幾何圖形、文字，以及圖形的圖層和屬性等數據。每個圖層都可以進行獨立命名，且每個圖層的都屬性都可以進行特殊標定，是一種功能較強的數據格式，由於適合在電子束曝光時，對各個區域的曝光計量進行分別設定。）
現在的版圖設計是藉助電子設計自動化工具來完成的。而在1960年代，設計工程師用鉛筆和網格紙手動繪建晶片布局，然後再將這些圖形數位化，以創建IC布局的電子資料庫，然後通過軟體將其轉換為用於製造光掩模的圖案生成器格式。
Calma一直在用專門的計算機和軟體取代容易出錯的手動繪圖過程，從而使該過程自動化。 Calma可謂催生了EDA時代，用於IC和印刷電路板的布局設計，從而促成了Apollo和Sun Microsystems工作站的採用，以及包括現在EDA三巨頭在內眾多EDA公司創建。
SPICE
SPICE（Simulation program with integrated circuit emphasis）是一種功能強大的通用電路級模擬仿真器，主要用於集成電路的電路分析，SPICE的網表格式變成了通常模擬電路和電晶體級電路描述的標準，由美國加州大學伯克利分校電機工程與計算機科學系（UC Berkeley, Dept. EECS）開發完成，其最初的名字是CANCER（Computer Analysis of Nonlinear Circuits, Excluding Radiation）。
第一版於1971年由Laurence Nagel等七名研究生在Ron Rohrer教授指導下開發完成，1975年在Don Peterson教授指導下推出正式實用化版本，1988年被定為美國國家工業標準，主要用於模擬電路、數模混合電路、電源電路等電子系統的設計和仿真。
自SPICE問世以來，其版本的更新持續不斷，有SPICE2、SPICE2G6、SPICE3、SPICE3f5等多個版本，新版本主要在電路輸入、圖形化、數據結構和執行效率上有所增強，業界普遍認為SPICE2G6是最為成功和有效的，以後的版本僅僅是局部的變動，現在常用的各類SPICE工具都是基於公開發表的SPICE 2G6版的原始碼。
從1970年代初到如今近五十年的時間裡，SPICE從只能仿真十幾個元器件規模到今天可以仿真上千萬個元器件規模的電路，取得了非常驚人的成就。SPICE是一個解非線性常微分方程的工具，但由於要改變SPICE的基石很難，所以1990年代中期的SPICE沒有太大的變化。
SPICE的基石包括：改進的節點分析法（Modified Nodal Analysis）、稀疏矩陣解法（Sparse Matrix Solver），牛頓-拉夫遜迭代（Newton-Raphson Iteration）、隱性數值積分（Implicit Numerical Integration）、動態步長的瞬態分析（Dynamic Time Step Control）、局部截斷誤差（Local Truncation Error）等等。
目前主流的商用SPICE包括Synopsys HSPICE & FineSim SPICE、Cadence Spectre& APS、Mentor ELDO& AFS、Silvaco Smart-Spice，國產廠商華大九天（Empyrean）的ALPS、概倫電子（ProPlus）的NanoSpice&NanoSpice Giga具有一定競爭力。
當然，除了由EDA公司提供的商業SPICE外，還有就是一些老牌的半導體公司自行在內部開發的SPICE，不用來銷售，包括IBM、Intel、TI、ADI、STM和Infenion等公司，這些半導體公司的SPICE基本都會有自己的器件模型。據悉，TI就把內部的SPICE現在也拿來開源了。
SPICE的優點是其精確性，但是缺點也很明顯，對於可以仿真的規模和速度有一定的限制，一般用於小規模和高精度的仿真應用。因此在此基礎上發展了另一類電晶體級仿真器FastSPICE，典型如Synopsys的NanoSim、HSIM（2004年收購Nassda）、FineSim Pro（2011年收購Magma）和CustomSim (XA)，Cadence的UltraSim（2003年收購Celestry，這裡要提一下，UltraSim最早由BTA開發，BTA為概倫電子團隊於1993年與胡正明教授所創建，BTA於2001年與戴偉民博士的Ultima公司合併成Celestry）和Spectre XPS，Mentor的ADiT（2006年收購EverCAD），概倫電子的NanoSpice Giga等，用於處理大規模電路仿真和全晶片驗證。FastSPICE採用了大量的加速仿真的技術，例如Table Model和Event Driven的電路partition等，並對電路進行簡化，在犧牲一定仿真精度的情況下處理大規模電路仿真的需求，如定製數字電路、存儲器、SOC全晶片仿真和驗證等。在實際的應用中，SPICE往往用於高精度模擬電路和小模塊的定製數字電路和存儲器模塊，FastSPICE往往用於大規模後仿電路、大模塊定製數字電路、存儲器和全晶片SOC的仿真和驗證等。
值得一提的是，國產EDA公司在SPICE方面取得了重大進步。
2016年概倫電子的NanoSpice Giga提出了一個全新的概念GigaSpice，以SPICE的引擎和精度去取代FastSPICE的應用以避免FastSPICE造成的精度缺失，並提供比FastSPICE更快的速度，在業界領先的超大規模存儲器設計和大規模後仿模擬電路中得到了國際市場認可和應用。
華大九天在2018年正式推出業界首款異構並行仿真系統Empyrean ALPS-GT，基於大算力異構平臺和獨創的異構智能矩陣求解技術SMS-GT, 極大的提升了電路仿真的性能，保持100% True SPICE精度，性能相比CPU架構的SPICE提升了10+倍。ALPS-GT的推出，解決了FastSPICE及引入fastspice技術的spice精度不夠, 而傳統spice及並行spice性能和容量又不夠的問題。
最後有必要說說開源的NGSPICE。自從上世紀九十年代後，有一批SPICE的愛好者及高校把SPICE3f5接過來，並整合了其他幾個開源軟體，包括xspice、cider、gss、adms等，建成了NGSPICE。NGSPICE在緩慢的進化著，但比起商業SPICE進化的速度慢多了。目前很多學術研究在使用。
半導體器件模型（SPICE Model）
半導體器件模型和用戶工藝線緊密聯繫。在晶片設計之前，相應的器件模型參數已由晶圓代工（Foundry）公司通過PDK中的模型庫提供給晶片設計人員。
MOSFET模型發展至今，已經有50多個模型。下面簡單介紹幾個代表性模型：
1、SPICE器件模型
MOS1模型（SPICE Level 1）：是UC Berkeley SPICE最早的MOSFET模型，只考慮了MOSFET的基本性能，適用於低精度的長溝道MOSFET。
MOS2模型（SPICE Level 2）：考慮了MOSFET的二級效應和部分短溝道效應，適用於知短溝道器件，對於溝道長度大於2μm的器件所得模擬結果很精確。
MOS3模型（SPICE Level 3）：小尺寸器件的半經驗模型，更加精確地考慮了MOSFET的二級效應，廣泛應用於數字電路設計中，適用於溝道長度小於5μm的情況。
2、BSIM器件模型
BSIM（Berkeley Short-channel IGFET Model）模型是UC Berkeley胡正明教授團隊專門為短溝道MOSFET開發的模型。
BSIM1模型（SPICE Level 4），適用於溝道長度約為1μm、柵氧化層厚度為15nm的器件。
BSIM2模型（對應HSPICE Level 39），是在BSIM1模型開發的深亞微米模型，適用於溝道長度可短至0.25μm、柵氧化層厚度為0.36nm的器件。
BSIM3模型是基於準二維分析的物理模型，著重解決器件工作的物理機制，考慮器件尺寸和工藝參數的影響，力求使每個模型與器件特性的關係可預測，並設法減少模型參數的個數。
BSIM4模型：在BSIM3模型基礎上，適用於深亞微米IC，同時針對射頻電路設計進行了改進。
BSIM家族中最成功的代表是BSIM3v3（對應HSPICE Level 49）和BSIM4v5（對應HSPICE Level 54）。從此以後，再也沒有其他的模型能出其右。它們倆也是工業界的MOSFET器件模型標準。BSIM3跨越了亞微米的工藝（0.3μm至0.13μm，大致從1993年到2000年），BSIM4跨越了深亞微米到納米的工藝（90nm至20nm，大致從2002年到2012年）。時至今日，BSIM4仍是業界使用最廣泛的集成電路模型。
3、FinFET器件模型
FinFET器件模型BSIM-CMG，也是由UC Berkeley胡正明教授BSIM團隊專門針對20納米以下三維電晶體MOSFET開發的模型，也迅速成為了國際標準模型。
半導體器件模型是SPICE的基礎之一。現代的SPICE仿真需要很多器件模型，包括無源元件（電阻、電容、電感等），以及有源器件（二極體、雙極管等）。但花樣最多、變化最頻繁、複雜度最高的當屬MOSFET器件模型。這主要是因為從1970/1980年代以後，MOSFET的工藝因它的低功耗、高集成度而變成了主流。那時候還是個半導體工業百花爭鳴的年代。很多半導體公司如雨後春筍般的冒出來，幾乎每一家公司都在工藝及器件上有點自己的絕活，所以當時大多是IDM公司，造成了MOSFET的模型也層出不窮。誰家的SPICE支持的MOSFET模型越多，誰的SPICE用戶群就越大。
而當時，用戶群最大的SPICE當屬由孿生兄弟Shawn Hailey和Kim Hailey於1974年創辦的Meta-Software公司的HSPICE，HSPICE擁有獨創的MOSFET器件模型Level 28，從1978年成立到1996年的18年間，一共銷售了超過1.1萬套，年成長率達到了25-30%。Level 28是基於BISM1開發的MOSFET器件模型，適用於模擬電路設計。這裡要提一下，1996年Meta-Software被Avant!收購，到2001年，Avant!又被Synopsys收購。
雖然Level 28沒有成為行業標準，但是成為推動BSIM成為行業標準的基礎。在當前屬於Si2下的模型標準化組織（CMC）出現後，BSIM3v3迅速成為了集成電路全球第一個工業標準模型，業界所有的Foundry、IDM、fabless和EDA共同支持，成為了國際集成電路飛速發展的主要推動力之一。後續胡正明教授領導的BSIM團隊相繼推出BSIM4、BSIMSOI、BSIM6 (BSIM-BULK)、BSIM-CMG、BSIM-IMG等國際標準模型，二十年來全球集成電路設計的絕大多數都是基於BSIM系列模型，對國際集成電路發展產生了至關重要的作用。
值得一提的是，在EDA細分市場器件模型工具領域，概倫電子是該領域的領導廠商，其解決方案源自1993年胡正明教授團隊推出BSIM3v3模型標準後領導成立的BTA公司的BSIMPro/BSIMProPlus系列工具，二十多年來至今仍是所有主流代工廠的標準建模工具。當然另一國產EDA公司博達微在器件模型工具也佔有一席之地。
硬體描述語言（HDL）
VHDL（Very-High-Speed Integrated Circuit Hardware Description Language）和Verilog HDL是世界上最流行的兩種硬體描述語言（Hardware Description Language，HDL），以文本形式來描述數字系統硬體的結構和行為的語言，既可以表示邏輯電路圖、邏輯表達式，也可以表示數字邏輯系統所完成的邏輯功能，目的是為了把電子電路的設計意義以文件的形式保存，以方便他人能輕易地了解電路的設計意義。
兩者都是在20世紀80年代中期開發出來的。VHDL和Verilog作為IEEE的工業標準硬體描述語言，得到眾多EDA公司支持。
1、VHDL
VHDL起源於1980年代美國國防部的VHSIC計劃（Very-High-Speed Integrated Circuit），VHDL中的「V」代表VHSIC。
1981年6月成立VHDL小組。1983年由IBM、TI、Intermetric聯合成立開發小組，1985年推出第一版。
1987年12月IEEE公布了標準版本IEEE STD 1076/1987（簡稱87版）。自IEEE-1076（簡稱87版）之後，各EDA公司相繼推出自己的VHDL設計環境，或宣布自己的設計工具可以和VHDL接口。
1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統描述能力上擴展VHDL的內容，形成了新的標準版本IEEE STD 1076-1993（簡稱93版）。
1996年美國國防部規定其為官方ASIC設計語言。
2、Verilog HDL
Verilog HDL語法與C語言類似，但作為硬體描述語言，與C語言有著本質的不同。Verilog HDL由Automated Integrated Design Systems的Phil Moorby創建於1983年，並發布Verilog仿真器。1985年Automated Integrated Design Systems更名Gateway Design Automation（GDA）。1987年Synopsys開始使用Verilog HDL作為其綜合工具的輸入。
1989年Cadence收購GDA，擁有Verilog HDL的獨家專版，於1990年正式發布Verilog HDL，並於同年成立OVI（Open Verilog International），面向公有領域開放，推進Verilog HDL發展和標準的制定，1993年獲得幾乎所有ASIC廠商支持，認為Verilog-XL是最好的仿真器。
1995年Cadence放棄獨家擁有的Verilog HDL專利，得以成為IEEE 1364-1995標準（簡稱Verilog-95）。
1999年模擬和數字都適用的Verilog標準公開發表。
2001年，Verilog HDL進行了修正和擴展，修改後的內容後來再次被提交給IEEE，成為IEEE 1364-2001標準（簡稱Verilog-2001）。Verilog-2001是對Verilog-95的一個重大改進版本，它具備一些新的實用功能，例如敏感列表、多維數組、生成語句塊、命名埠連接等。目前，Verilog-2001是Verilog的最主流版本，被大多數商業電子設計自動化軟體包支持。
2005年，Verilog HDL再次進行了更新，即IEEE 1364-2005標準（簡稱Verilog-2005）。該版本只是對Verilog-2001的細微修正。Verilog-2005包括一個相對獨立的新部分（Verilog-AMS）。這個擴展使得傳統的Verilog HDL可以對集成的模擬和混合信號系統進行建模。
3、後續發展
作為兩大標準的硬體描述語言，VHDL和Verilog HDL的互操作性非常重要，兩大國際組織VHDL International（VI）、Open Verilog International（OVI）曾努力協調VHDL和Verilog HDL的互操作問題。2000年，VHDL International（VI）和Open Verilog International（OVI）這兩個擁有豐富標準制定程序經驗的組織合併成立了Accellera。Accellera成立後，積極推動硬體描述語言的發展。
隨著晶片的功能不斷地擴大，Verilog不足以應對日益複雜的晶片設計和驗證，於是SystemVerilog被發明了。
創建了Verilog HDL的Phil Moorby在離開公司後，和Peter Flake等硬體描述語言專家在Co-Design Automation公司進行合作，對Verilog HDL進行擴展研究，在1999年發布了superlog系統設計語言，同時發布了SystemSim和SystemEX兩個工具，一個用於系統開發，一個用於高級驗證。2001年Co-Design Automation公司向Accellera發布了superlog擴展綜合子集ESS。2002年Synopsys收購了Co-Design Automation，將superlog及其驗證子集捐贈給了Accellera，這樣就分別有了SystemVerilog 3.0、SystemVerilog 3.1、SystemVerilog 3.1a。使得工程師可以在Verilog語言的RTL級綜合子集的基礎上，提供更多級別的硬體綜合抽象級，為各種系統級的EDA軟體工具所利用。
之後，Accellera和IEEE共同推出了SystemVerilog的標準IEEE1800-2005的標準。
2009年，IEEE 1364-2005和IEEE 1800-2005兩個部分合併為IEEE 1800-2009，成為了一個新的、統一的SystemVerilog硬體描述驗證語言。從而開啟了一個新的時代。目前最新版本為IEEE 1800-2017。
System Verilog是Verilog語言的拓展和延伸。Verilog適合系統級，算法級，寄存器級，邏輯級，門級，電路開關級設計；而System Verilog更適合於可重用的可綜合IP和可重用的驗證用IP設計，以及特大型基於IP的系統級設計和驗證。System Verilog的一個顯著特點是能夠和晶片驗證方法學結合在一起，因而可以大大增強模塊復用性、提高晶片開發效率，縮短開發周期。晶片驗證方法學中比較著名的有：VMM、OVM、AVM和UVM等。
邏輯綜合工具
邏輯綜合（logical synthesis）的行為是將數字電路的寄存器傳輸級描述（RTL，Register Transfer Level）的Verilog HDL/VHDL文件「綜合」為描述設計結構的門級（Gate-Level Netlist）Verilog HDL/VHDL文件。將RTL和根據設計需求編寫的約束文件作為輸入綜合出門級網表，在性能、面積和功耗之間進行trade-offs。後端Place&Route工具（ICC、Innovus）將門級網表作為輸入生成GDSII文件用於晶片製造。
簡單說，邏輯綜合=翻譯（translation）+邏輯優化（logic optimization+門映射（gate mapping）；其實就是首先把描述RTL級的HDL語言翻譯成GTECH，然後再優化和映射成工藝相關的門級網表。
邏輯綜合工具主要有Synopsys的Design Compiler、Cadence的Genus、Mentor的Leonardo。
Synopsys的Design Compiler是最精典的邏輯綜合工具。自1987年以來在全球範圍內使用，全球幾乎所有的晶片供應商、IP供應商和庫供應商都支持DC，是目前90%以上ASIC設計人員廣泛使用的工具。大幅提高ASIC設計效率的自動化始於Synopsys的Design Compiler，在這一創新的邏輯綜合工具推出並得到應用之前，所有IC設計都處於門級或電晶體級別。
Design Compiler簡稱DC，是Synopsys的邏輯綜合（logical synthesis）工具，它可以根據設計描述（design description）和設計約束（design constraints）自動綜合出一個優化了的門級電路，也就是說DC可以將HDL所做的RTL級描述自動轉換成優化的門級網表，可以隱藏數字設計人員的設計細節。
由於早期的半導體工藝尺寸較大，連線延時佔比小，無需考慮物理位置信息，最初的Design Compiler完成的是純粹的邏輯綜合。
隨著工藝技術越來越先進，工藝特徵尺寸越來越小，連線的延時難以忽略，同時需要較為精準的計算，而該延時與電路中各單元的物理位置密切相關，因而Synopsys推出了考慮物理信息並可生成物理指導的新版Design Compiler Graphical綜合工具，它不僅可以更精準地估算連線延時，還可以預測布線擁堵情況並進行相應優化。
Synopsys的最新版Design Compiler，即Design Compiler NXT，可提供基於雲計算的分布式綜合（synthesis）技術，相比以往版本顯著加快了運行速度。並且通過平臺化的通用庫以及與布局布線工具IC Compiler II校準的RC寄生參數提取，實現在5nm以及更先進工藝節點下極為緊密的相關一致性。
靜態時序分析
靜態時序分析（Static Timing Analysis，STA）是對數字電路所有關注的時序路徑進行提取，然後計算和預計信號在路徑上的延遲是否存在違背時序約束的錯誤，主要是檢查建立時間和保持時間是否滿足要求。靜態時序分析的特點是不依賴於測試激勵，且可以窮舉所有路徑。
傳統上，人們常常將工作時鐘頻率作為高性能的集成電路的特性之一。為了測試電路在指定速率下運行的能力，人們需要在設計過程中測量電路在不同工作階段的延遲。此外，在不同的設計階段（例如邏輯綜合、布局、布線以及一些後續階段）需要對時間優化程序內部進行延遲計算（Delay calculation）。儘管可以通過嚴格的SPICE電路仿真來進行此類時間測量，但是這種方法在實用中耗費大量時間。靜態時序分析在電路時序快速、準確的測量中扮演了重要角色。靜態時序分析能夠更快速地完成任務，是因為它使用了簡化的模型，而且它有限地考慮了信號之間的邏輯互動。
靜態時序分析工具可以識別的時序故障要比仿真多得多，包括：建立/保持和恢復/移除檢查（包括反向建立/保持）；最小和最大跳變；時鐘脈衝寬度和時鐘畸變；門級時鐘的瞬時脈衝檢測；總線競爭與總線懸浮錯誤；不受約束的邏輯通道等。有一些靜態時序工具還能計算經過導通電晶體、傳輸門和雙向鎖存的延時，並能夠自動對關鍵路徑、約束性衝突、異步時鐘域和某些瓶頸邏輯進行識別與分類。
靜態時序分析在最近幾十年中，成為了相關設計領域中的主要技術方法。Synopsys的PrimeTime、Cadence的Pearl和Mentor的SST Velocity主要用於全晶片的IC設計；Altium的工具主要用於PCB設計中靜態時序分析。各大FPGA廠商Intel（收購Altera）、Xilinx、Lattice、MircoSemi（收購Actel）的IDE均提供靜態時序功能。
Synopsys的PrimeTime自推出以來，成為深受廣大IC設計人員廣泛使用的工具，在靜態時序分析工具領域佔有壟斷地位。
PrimeTime簡稱PT，是Synopsys的靜態時序分析軟體，被用來分析大規模、同步、數字ASIC。PrimeTime的主要功能是對晶片進行靜態時序分析，工作在電路設計的門級網表層次，可以和Synopsys公司的其它EDA軟體非常好的結合在一起使用。
PrimeTime提供高準確度的延遲分析，以Spice的精度來計算單元和連線延遲，減少設計冗餘並迅速的發現時序問題和減少ECO（Engineering Change Order）修復的時間；PrimeTime針對設計時序籤核需要考慮不同操作模式、電壓、溫度和工藝角點的單獨場景，提供了分布多場景分析（DMSA），簡化了分析和管理這些場景的分析。
隨著納米級設計的工藝尺寸的縮小和時鐘頻率的提升，型號完整性效應如串擾延遲和噪聲（或者毛刺）傳遞能夠導致功能失效或者時序失效。PrimeTime SI是PrimeTime的信號完整性解決方案，在PrimeTime中加入準確的串擾延遲、噪聲（毛刺）和電壓降（IR）延遲分析，來應對90納米及以下的信號完整性分析。
為了支持14/16納米及以下工藝的設計特點，Synopsys推出了PrimeTime ADV，支持識別物理信息的ECO，避免ECO對當前版圖的影響，加速時序收斂；提供功耗ECO修復，利用正向時序，尋找漏電流功耗降低機會；提供參數化片上變異（POCV）分析方法，儘可能的消除悲觀的時序估計，加速時序和ECO收斂。
另外，在時序分析和優化領域，華大九天耕耘多年，在該領域具有領先的產品和技術。針對先進工藝物理效應對時序影響顯著的特徵，在業界第一個提出了physical-aware ECO的概念，其產品XTop在時序ECO領域處於市場領導者地位。另外，針對16/7nm以下先進工藝及低壓設計時序偏差大，時序敏感性強，可靠性差的特點，華大九天發布的SPICE-accurate Timing Analysis工具XTime可有效解決靜態時序分析無法解決的問題。
定製電路設計環境和版圖設計工具
晶片設計從實現方法上可以分為全定製（Full Custom）、半定製（Semi-Custom）和基於FPGA設計。全定製設計方法是指基於電晶體級，所有器件 和互連版圖都用手工生成的設計方法，適用於大批量生產、要求精度高、速度快、面積小、功耗低的晶片。
全定製設計方法是按照規定的功能和性能要求，先設計出滿足功能的電路，然後用電路的布局和布線進行專門的優化設計，以達到晶片的最佳性能。
全定製設計的主要EDA工具有Cadence的Virtuoso、Synopsys的Custom Designer、Mentor 的Pyxi，以及華大九天的Aether。
Cadence的Virtuoso在全定製晶片（Full Custom）和AMS（Analog Mixed Signal）混合信號晶片/版圖（Layout）工具市場上佔據接近80%的市場份額。以至於各個主流晶片代工廠商（Foundry）基本上都專門為其開發PDK供給晶片設計客戶使用。
Cadence的Virtuoso包括了前端到後端的全流程設計功能，與其他工具如多模仿真工具和物理驗證工具等結合在一起使用構成了完整的定製晶片設計流程。
目前，最新版Virtuoso的最大改變是引進了ADE（Analog Design Environment模擬設計環境）全新的三個工具：ADE Explorer，ADE Assembler，和ADE Verifier，用來替換以前版本中的ADE-L，ADE-XL和ADE-GXL。
Virtuoso的ADE是模擬設計和SPICE仿真圖形界面事實上的業界標準，而且新版將舊版ADE中分離的標稱值/corners/sweeps/蒙特卡羅/參數對比等功能都整合在ADE Explorer中，ADE Verifier將項目層級管理和仿真納入設計中， 以加大對晶片設計工程師的吸引力。
目前，Cadence針對先進節點工藝製程（20nm以下節點工藝）推出ICADV版本Virtuoso。其最新版本ICADV123和ICADVM181可以滿足從16nm到5nm先進節點。
而Virtuoso RF將封裝、PCB整合到一起，解決系統級的仿真問題，從系統的角度優化整個設計，不單單是單個晶片，或封裝和PCB的設計。
Cadence的最新版Virtuoso在定製版圖設計中，從設計規則驅動，到連接關係驅動，到仿真結果驅動，大大的提升版圖設計的效率。
最後要特別提到的是，華大九天的Aether平臺是目前全球第四套模擬設計平臺工具，已被國內外數十家模擬設計公司採用，並於2018年被Foundry廠商TowerJazz列入參考設計流程。
鳴謝
本文在寫作過程中得到眾多設計工程師的幫助，成稿時得到EDA公司資深工程師的審閱，在此一併致以謝意！