XDC約束技巧——時鐘篇

本文摘自《Vivado使用誤區與進階》，作者為Xilinx工具與方法學應用專家Ally Zhou。

Xilinx的新一代設計套件Vivado中引入了全新的約束文件XDC，在很多規則和技巧上都跟上一代產品ISE 中支持的UCF 大不相同，給使用者帶來許多額外挑戰。Xilinx 工具專家告訴你，其實用好XDC 很容易，只需掌握幾點核心技巧，並且時刻牢記：XDC 的語法其實就是Tcl 語言。

原標題：【Vivado使用誤區與進階】XDC約束技巧——時鐘篇

01

XDC的優勢

XDC 是Xilinx Design Constraints 的簡寫，但其基礎語法來源於業界統一的約束規範SDC（最早由Synopsys 公司提出，故名Synopsys DesignConstraints） 。所以SDC、XDC 跟Vivado Tcl 的關係如圖所示。

XDC 的主要優勢包括：

1. 統一了前後端約束格式，便於管理；

2. 可以像命令一樣實時錄入並執行；

3. 允許增量設置約束，加速調試效率；

4. 覆蓋率高，可擴展性好，效率高；

5. 業界統一，兼容性好，可移植性強；

XDC 在本質上就是Tcl 語言，但其僅支持基本的Tcl 語法如變量、列表和運算符等等，對其它複雜的循環以及文件I/O 等語法可以通過在Vivado中source 一個Tcl 文件的方式來補充。（對Tcl 話題感興趣的讀者可以參考作者的另一篇文章《Tcl 在Vivado 中的應用》）XDC 與UCF 的最主要區別有兩點：

1. XDC 可以像UCF 一樣作為一個整體文件被工具讀入，也可以在實現過程中被當作一個個單獨的命令直接執行。這就決定了XDC 也具有Tcl命令的特點，即後面輸入的約束在有衝突的情況下會覆蓋之前輸入的約束（時序例外的優先級會在下節詳述）。另外，不同於UCF 是全部讀入再處理的方式，在XDC 中，約束是讀一條執行一條，所以先後順序很重要，例如要設置IO 約束之前，相對應的clock 一定要先創建好。

2. UCF 是完全以FPGA 的視角看問題，所以預設認為所有的時鐘之間除非預先聲明是同步的，否則就視作異步而不做跨時鐘域時序分析；XDC則恰恰相反，ASIC 世界的血緣背景決定了在其中，所有的時鐘預設視作全同步，在沒有時序例外的情況下，工具會主動分析每一條跨時鐘域的路徑。

02

XDC的基本語法

XDC 的基本語法可以分為時鐘約束、I/O 約束以及時序例外約束三大類。根據Xilinx 的UltraFast 設計方法學中Baseline 部分的建議（UG949 中有詳細介紹），對一個設計進行約束的先後順序也可以依照這三類約束依次進行。本文對可以在幫助文檔中查到的基本XDC 語法不做詳細解釋，會將重點放在使用方法和技巧上。

XDC的基本語法

時鐘約束必須最早創建。對7 系列FPGA 來說，埠進來的時鐘以及GT 的輸出RXCLK/TXCLK 都必須由用戶使用create_clock 自主創建為主時鐘。如果是差分輸入的時鐘，可以僅僅在差分對的P 側用get_ports獲取埠，並使用create_clock 創建。例如：

Vivado 自動推導的衍生時鐘

MMCM/PLL/BUFR 的輸出作為衍生時鐘，可以由Vivado 自動推導，無需用戶創建。自動推導的好處在於當MMCM/PLL/BUFR 的配置改變而影響到輸出時鐘的頻率和相位時，用戶無需改寫約束，Vivado 仍然可以自動推導出正確的頻率/相位信息。劣勢在於，用戶並不清楚自動推導出的衍生鐘的名字，當設計層次改變時，衍生鐘的名字也有可能改變。這樣就會帶來一個問題：用戶需要使用這些衍生鐘的名字來創建I/O 約束、時鐘關係或是時序例外等約束時，要麼不知道時鐘名字，要麼時鐘名字是錯的。

推薦的做法是，由用戶來指定這類衍生時鐘的名字，其餘頻率等都由Vivado 自動推導。這樣就只需寫明create_generated_clock 的三個option，其餘不寫即可。如上所示。當然，此類情況下用戶也可以選擇完全由自己定義衍生時鐘，只需補上其餘表示頻率/相位關係的option，包括-multiply_by 、-divide_by 等等。需要注意的是，一旦Vivado 在MMCM/PLL/BUFR 的輸出檢測到用戶自定義的衍生時鐘，就會報告一個Warning，提醒用戶這個約束會覆蓋工具自動推導出的衍生時鐘（例外的情況見文章下半段重疊時鐘部分的描述），用戶須保證自己創建的衍生鐘的頻率等屬性正確。

用戶自定義的衍生時鐘

工具不能自動推導出衍生鐘的情況，包括使用寄存器和組合邏輯搭建的分頻器等，必須由用戶使用create_generated_clock 來創建。舉例如下：

03

I/O約束

在設計的初級階段，可以不加I/O 約束，讓工具專注於滿足FPGA 內部的時序要求。當時序要求基本滿足後，再加上I/O 約束跑實現。XDC 中的I/O 約束有以下幾點需要注意：

1. 不加任何I/O 約束的埠時序要求被視作無窮大。

2. XDC 中的set_input_delay / set_output_delay 對應於UCF 中OFFSET IN / OFFSET OUT，但視角相反。OFFSET IN / OFFSET OUT 是從FPGA 內部延時的角度來約束埠時序，set_input_delay /set_output_delay 則是從系統角度來約束。

3. 典型的I/O 時序，包括系統同步、源同步、SDR 和DDR 等等，在Vivado 圖形界面的XDC templates 中都有示例。2014.1 版後還有一個Timing Constraints Wizard 可供使用。

04

時序例外約束

時序例外約束包括（

set_max_delay/set_min_delay

set_multicycle_pat；

set_false_path 等），

這類約束除了要滿足XDC 的先後順序優先級外，還受到自身優先級的限制。一個總的原則就是針對同一條路徑，對約束目標描述越具體的優先級越高。不同的時序例外約束以及同一約束中不同條件的優先級如下所示：

舉例來說，依次執行如下兩條XDC，儘管第二條較晚執行，但工具仍然認定第一條約束設定的15 為clk1到clk2 之間路徑的max delay 值。

再比如，對圖示路徑依次進行如下四條時序例外約束，優勝者將是第二條。但如果再加入最後一條約束，false path 的優先級最高，會取代之前所有的時序例外約束。

05

高級時鐘約束

時序的零起點

用create_clock 定義的主時鐘的起點即時序的「零起點」，在這之前的上遊路徑延時都被工具自動忽略。所以主時鐘創建在哪個「點」很重要，以下圖所示結構來舉例，分別於FPGA 輸入埠和BUFG 輸出埠創建一個主時鐘，在時序報告中體現出的路徑延時完全不同，很明顯sysclk_bad 的報告中缺少了之前一段的延時，時序報告不可信。

時鐘定義的先後順序

時鐘的定義也遵從XDC/Tcl 的一般優先級，即：在同一個點上，由用戶定義的時鐘會覆蓋工具自動推導的時鐘，且後定義的時鐘會覆蓋先定義的時鐘。若要二者並存，必須使用 -add 選項。

上述例子中BUFG 的輸出端由用戶自定義了一個衍生鍾clkbufg，這個衍生鍾便會覆蓋此處原有的sysclk。此外，圖示BUFR 工作在bypass 模式，其輸出不會自動創建衍生鍾，但在BUFR 的輸出端定義一個衍生鍾clkbufr，並使用 -add 和 -master_clock 選項後，這一點上會存在sysclk 和clkbufg 兩個重疊的時鐘。如下的Tcl 命令驗證了我們的推論。

06

同步時鐘和異步時鐘

不同於UCF 約束，在XDC 中，所有的時鐘都會被預設認為是相關的，也就是說，網表中所有存在的時序路徑都會被Vivado 分析。這也意味著FPGA 設計人員必須通過約束告訴工具，哪些路徑是無需分析的，哪些時鐘域之間是異步的。

如上圖所示，兩個主時鐘ssclkin 和sysclk 由不同的埠進入FPGA，再經由不同的時鐘網絡傳遞，要將它們設成異步時鐘，可以使用如下約束：

其中，-include_generated_clocks 表示所有衍生鍾自動跟其主時鐘一組，從而與其它組的時鐘之間為異步關係。不加這個選項則僅僅將時鐘關係的約束應用在主時鐘層面。

重疊（單點多個）時鐘

重疊時鐘是指多個時鐘共享完全相同的時鐘傳輸網絡，例如兩個時鐘經過一個MUX 選擇後輸出的時鐘，在有多種運行模式的設計中很常見。Vivado 使用誤區與進階如下圖所示，clk125 和clk250 是clkcore_buf 的兩個輸入時鐘，不約束時鐘關係的情況下，Vivado 會對圖示路徑做跨時鐘域（重疊時鐘之間）分析。這樣的時序報告即便沒有違例，也是不可信的，因為clk125 和clk250 不可能同時驅動這條路徑上的時序元件。這麼做也會增加運行時間，並影響最終的實現效果。

如果clk125 和clk250 除了通過clkcore_buf 後一模一樣的扇出外沒有驅動其它時序元件，我們要做的僅僅是補齊時鐘關係的約束。

在很多情況下，除了共同的扇出，其中一個時鐘或兩個都還驅動其它的時序元件，此時建議的做法是在clkcore_buf 的輸出端上創建兩個重疊的衍生鍾，並將其時鐘關係約束為-physically_exclusive 表示不可能同時通過。這樣做可以最大化約束覆蓋率，也是ISE 和UCF 中無法做到的。

07

其他高級約束

時鐘的約束是XDC 的基礎，熟練掌握時鐘約束，也是XDC 約束技巧的基礎。其它高級約束技巧，包括複雜的CDC（Clock Domain Crossing）約束和接口時序（SDR、DDR、系統同步接口和源同步接口）約束等方面還有很多值得注意的地方。

作者：Ally Zhou

整理：碎碎思

版權歸原作者所有

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