CPLD對FPGA從並快速加載的解決方案

2021-01-07 電子產品世界

　　現場可編程門陣列(FPGA)作為專用集成電路(ASIC)領域的一種半定製電路，可以根據設計的需要靈活實現各種接口或者總線的輸出，在設備端的通信產品中已得到越來越廣泛的使用。FPGA是基於靜態隨機存儲器(SRAM)結構的，斷電後程序丟失後的每次上電都需要重新加載程序。且隨著FPGA規模的升級，加載程序的容量也越來越大，如Xilinx公司的Spartan - 6系列中的6SLX150T，其加載容量最大可以達到4.125 MB.

本文引用地址：http://www.eepw.com.cn/article/268445.htm

　　1 FPGA常用配置方式

　　FPGA的配置數據通常存放在系統中的存儲器件中，上電後控制器讀取存儲器中的bit文件並加載到FPGA中，配置方式有JTAG、從並、從串、主從4種，不同廠家叫法不同，但實現方式基本都是一樣的。

　　(1)邊界掃描JTAG方式。單板調試階段常用JTAG模式，該方式需要控制器，FPGA等晶片JTAG接口構成菊花鏈，且在該模式下，控制器其他功能不能使用。

　　(2)從串方式。從串加載方式佔用資源少，主要是和FPGA相連的I/O接口較少，但是一個配置時鐘只能傳輸一個bit數據，速度相對較低。

　　(3)主從方式。該方式最主要的缺點是配套使用的FLASH存儲器必須是FPGA廠家指定的型號，且這個FLASH容量不大，不能和控制器的FLASH共用，使用這種方式，單板上就會有兩個FLASH，增加產品成本，因此該方案使用較少。

　　(4)從並方式。即文章中探討的FPGA加載方案。

　　2從並加載方式的實現

　　以Xilinx公司Spartan - 6系列FPGA為例，與從並加載相關的管腳如表1所示。

　　

 

　　表1從並加載管腳名稱

　　由表1可以看出，從並加載接口佔用的管腳資源是比較多的，即使加載數據總線使用8位，也要14個管腳，CPU一般沒有這麼多通用輸入/輸出(GPIO)口，因此從並加載一般和CPLD配套使用。其加載流程如圖1所示。

　　

 

　　圖1 SPARTAN-6從並加載流程

　　3基於CPLD的FPGA加載方案

　　3.1方案介紹

　　在設備端通信產品中，基於CPLD的FPGA從並加載框如圖2所示，配置數據存儲在FLASH中，且在加載數據之前，CPU通過局部總線和雙倍速內存(DDR)接口，將配置數據從FLASH中搬移到DDR顆粒;真正需要加載時，再通過DDR2接口將配置數據搬移到CPU的緩存中，DDR2接口速度很快，其時鐘頻率可以達到266 MHz，因此①、②兩步加載時間可以忽略不計。

　　

 

　　圖2基於CPLD的FPGA從並加載框


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