用一個實例說明如何使用仿真工具在設計流程中分析 SI 問題

2021-02-08 PCB和原理圖設計與共享

    這是一個 4 層 PCB，堆棧為 Signal/Power/Ground/Signal。一個 DSP 晶片放置在 PCB 板的中心，信號的邊緣速率為500ps。在布線時，處於對串擾限制的考慮，相連線必須足夠寬而不會產生過分的耦合噪聲。樣機製作完成以後，通過測量顯示當驅動同時翻轉的時候，時鐘線上有比較大的耦合噪聲。肉眼觀察來看，時鐘線網和信號線相距比較遠，而且沒有串擾的衝突被發現（圖 14-2 顯示的是時鐘線網的拓撲結構，信號和晶片的位置）。具體的後串擾仿真同時也顯示時鐘線和信號線之間的耦合是很小的。但是噪聲是從哪裡來的呢？

       由於噪聲總是在驅動瞬時開關輸出（ SSO）時產生的，所以對電源/地噪聲進行了徹底的分析。利用 Sigrity 公司出品的 SI 工具－SPEED97 對 PCB 內部的電磁場進行了求解。圖 14-13 表示的是電源和地平面之間的空間電壓波形圖(1.51ns時刻)， 14-4 表示的是波動的峰值圖。從圖中可以清楚的看出開關驅動源和板上去耦電容的位置。同時也注意到在圖的上半部分有比較大的電源和地噪聲，同時也是時鐘過孔所在位置。至此，我們很清楚的知道是因為時鐘的過孔耦合了電源噪聲。 14-15 圖再一次說明了時鐘過孔處的 SSN 噪聲。

圖 14-13 1.51ns 時電源和地之間空間噪聲分布

圖 14-14. 10ns 仿真時間內電源和地平面電壓峰值的空間分布圖

圖 14-15 在過孔位置，時鐘網絡的瞬時開關噪聲

     

      壓制耦合噪聲的方法十分簡單。通過在時鐘過孔處添加一些附加的去耦電容，該點的電源/地噪聲減小，從而在時鐘線上所產生的耦合噪聲也降低到了噪聲要求的水平。去耦電容的正確值可以通過一系列的 what-if 分析來仿真得到。修改以後的 PCB 經過測量驗證了仿真的結果。在進行仔細的 SI 分析以後我們得到了一個成功的設計。



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