Cadence孫曉陽:破解晶片設計驗證難題的妙招:GTIC2020

2020-12-13 智東西

芯東西(公眾號:aichip001)編輯 | 心緣

GTIC 2020全球AI晶片創新峰會剛剛在北京圓滿收官!在這場全天座無虛席、全網直播觀看人數逾150萬次的高規格AI晶片產業峰會上,19位產學界重磅嘉賓從不同維度分享了對中國AI晶片自主創新和應用落地的觀察與預判。

在峰會下午場,Cadence公司驗證事業部產品工程總監孫曉陽帶來主題為《AI大時代中的晶片設計驗證挑戰》的演講。

▲Cadence公司驗證事業部產品工程總監孫曉陽

孫曉陽談及晶片設計流程存在的三個關鍵挑戰,並講解了Cadence的強大驗證產品套件,以及如何引入AI算法,來應對日益高漲的算力需求。

據孫曉陽分享,增強機器學習能力的新Xcelium ML邏輯仿真平臺在落地實例中,將完全隨機回歸運行的周轉時間縮短至原來的1/4,同時能夠達到原有功能覆蓋率99%。

以下為孫曉陽演講實錄:

一、晶片設計難在何處?

在數據爆炸的時代,算力毫無疑問成為整個行業最具挑戰或亟待解決的一個領域。

作為國際知名EDA及IP供應商,Cadence希望其產品及方案可以助力大家在AI的海洋裡面暢遊。在此次峰會上,孫曉陽代表Cadence,分享了他們所觀察到的一些晶片設計挑戰。

從底向上來看,單一晶片的設計複雜度非常高,AI晶片同樣如此,有模擬、數字和混合信號,有先進工藝節點,及數十億門晶片的實現與驗證,這些都給晶片設計帶來複雜度。

因此,晶片設計者不僅需考慮單一晶片的設計,還要考慮晶片周邊整個系統的設計,包括電磁和熱分析,加上驅動程序、作業系統和應用性能,整體來看整個系統的性能。

在這之上,還要考慮運行在系統中心或者系統上的智能應用,包括學習、感知算法、定製化的用戶體驗,以及針對應用工作負載的計算優化等。

基於這些認知,Cadence著力於提升所有產品線從晶片設計到智能應用的所有算力,不再是單點或者局部地去看待晶片設計本身,除了晶片的設計、封裝等事情外,還考慮到系統的設計,考慮到用戶可能存在的算法需求、軟硬體協同需求等問題,並在引入AI算法,與客戶一起應對挑戰。

孫曉陽來自Cadence系統設計和驗證產品線,因此在演講中,他更多分享了關於系統仿真和驗證相關的產品和解決方案。

如圖是一個晶片設計的典型周期,造出一顆晶片往往需要兩三年的時間,當然不全是設計的緣故,比如需花一些時間做架構的探索和定義等。從圖中可以看到,軟體起到很大的作用,尤其在AI晶片的設計領域,由軟體驅動一個晶片的設計正變得越來越重要。

這是因為,很多AI結構具有重複性、通用性的特徵,上面跑的軟體及PPA表現,是晶片設計成功的關鍵。因此軟體越早介入,越能夠保證最後出來的晶片是成功的。

我們看到,也許在有RTL、有代碼之前,可能要先做模型,從全部或部分的模型開始,在上面運行各種各樣的軟體,去評估架構,評估通路、帶寬、存儲等各類參數,來達到最好的平衡。

Cadence有虛擬的平臺來支撐各種模型的仿真,有各種RTL+部分模型的仿真,有非常知名的Palladium硬體仿真加速平臺,還有基於FPGA的原型驗證平臺Protium X1,能運行對性能、功耗、功能等各方面的驗證評估。

二、破解晶片設計驗證挑戰的三大平臺

今天在中國,人們享受到了物流帶來的便利性,可以看到在城市中,有貨車、卡車、飛機在城市群周邊做物流快遞。其中前兩者裝卸相對容易,但跑得慢;飛機跑得最快,但裝卸流程相對複雜。這裡有一個概念,引擎越快,就要做更多準備工作來使能引擎,以實現更好的性能。

類似的,Cadence提供有並行邏輯仿真平臺Xcelium、硬體仿真加速平臺Palladium、基於FPGA的原型驗證平臺Protium等。Xcelium跑在100Hz水平,Palladium跑在1MHz,而Protium能跑在5MHz。

因為性能不同,應用場景也不一樣,Xcelium主要做IP的仿真評估,Palladium面向SoC晶片的仿真驗證,Protium則可以使能完整系統的開發調試。

Xcelium相比上一代有很大的性能提升,Cadence在產品中大量使用AI算法來加速性能,包括分布式計算。「可以看到,我們一邊面臨AI應用帶來的挑戰,一邊也在使用AI算法來提升算力。」孫曉陽說。

Xcelium最新發布的AI-機器學習賦能技術,可以讓驗證的吞吐力得到提升,能使覆蓋率收斂更快,可達到5倍的速度提升。例如在一家晶片公司應用最新的Xcelium ML平臺的案例中,將完全隨機回歸運行中的周轉時間速度提升4倍,達到原來產品99%的功能覆蓋率。

其原理如上圖所示,跑整個覆蓋率回歸是一樣的,有上千條、上萬條的case放到計算中心上運行,花這麼多的時間才可以結束,在這個過程當中,機器學習算法就可以去學習case和覆蓋率之間的關係,從而創建一個模型,並產生更高效的測試集和相應的隨機化參數,就能在更短的時間(比如1/4、1/5的時間),達到相當的覆蓋率,從而縮短驗證時間。

還有多核仿真,在仿真回歸中,一定有一些需要花很長時間才能做完的case,針對這些case,如果有足夠的算力,用分布式的計算方式,就能縮短整個驗證回歸時間。

Palladium是業界的明星產品,主要用作仿真加速,Palladium是基於Cadence自研CPU做出來的平臺,Protium是基於賽靈思的FPGA做出來的平臺。正如剛才提到的,要應用更快的引擎,勢必做一些準備工作。這個準備工作對用戶來講是一筆開銷,怎麼減少這筆開銷呢?Palladium和Protium用的是完全統一的前端編譯系統、編譯流程,這致使一個設計在Palladium跑起來後,要將它移植到Protium上就會非常簡單。

孫曉陽現場給大家一個參考,有些AI公司在40億門左右,系統廠商在140億門左右,或者其它超大型公司有30億門左右,在Palladium和Protium是這樣的比例。

他也再次強調軟體驅動的重要性,軟體越早介入,就能讓晶片或整個開發周期縮短,一開始用全部虛擬的平臺,有模型就可以開始做很多開發和評估。

最近很多AI、GPU公司都遇到這樣的需求,它的主力可能是做GPU或AI算法相關IP,而不是CPU、互連等技術。於是在開始確定一些架構的時候,它們可以拿Cadence的虛擬平臺來建立一個虛擬CPU、真實的GPU或AI IP,然後就能去做開發和評估。

因此全套軟體可以貫穿從虛擬到部分IP晶片的混合動力仿真到整個晶片回來的整個流程。很多客戶已經有部署這個方法學流程,比如博世主要關心它的IP,很早就可以介入軟體開發;再比如英偉達做的是大型的系統,當Cadence把CPU從RTL中搬出來後,性能可以得到更大的提升。

三、EDA是關鍵性少數

接著,孫曉陽談到AI晶片的幾個關鍵點,包括存儲、互聯及一些相關IP。Cadence在這些先進位程領域,IP追得非常緊,包括內存、DDR、HBM等都緊追最新標準。除了有IP,大家還有驗證IP產品VIP,Cadence在驗證方面也會有相應的解決方案,今年已追到像PCIe6這樣的標準。

晶片做功能驗證,還要追求PPA的指標等事情。在SoC系統上,除了用Cadence的IP之外,也可以用Cadence System VIP產品去模擬整個數據流,從而幫助實現很多系統級分析,還能自動生成test bench,來降低人工的時間。

Cadence還有其它的產品、驗證和設計的管理,比如有企業級的驗證管理方案,從計劃到實施到最後的覆蓋率,能滿足跨地域團隊驗證的流程;還有調試,在整個驗證的cycle裡面,調試約佔70%的時間,因此調試工具毫無疑問是最重要的,新的Indago Debug平臺可以提升調試的效率,並且有開放的接口,性能也在持續提升。

在演講末尾,孫曉陽總結說,此次演講主旨很契合當下的新基建,過去二三十年間,中國持續做高速公路的建設、高鐵的建設,是今天快速物流的前提。而Cadence相當於在做基建的工作,提供快速的計算平臺,讓各位的計算訴求在計算平臺上跑得更快。今天的新基建是另外一種,它不是鋼筋水泥,而是數據中心、絕對算力、AI晶片這樣的更高級的東西。這些邏輯是一脈相承的。

Cadence採用了大量的算法來持續提升這些引擎的計算能力。孫曉陽主要代表Cadence的系統設計和驗證團隊,但其產品線遠不止於驗證部分,還有時限、布線、系統分析等很多其它產品線。Cadence持續打造「Intelligent System Design」的全流程解決方案,更好地服務於客戶。

最後,他提到20年前剛進入EDA行業時,一位前輩曾跟他講過的話:「EDA是關鍵性少數。」

就算是兩年前,鮮少有大眾能夠理解EDA是什麼,而今天大家都在談EDA,其「關鍵性」毋庸置疑。

但是少數還沒有變成多數,孫曉陽非常高興看到這麼多人做AI晶片,希望有更多的人投身EDA行業,使其變成關鍵性的多數,帶來更快的進步。

以上是孫曉陽演講內容的完整整理。除了孫曉陽外,在本屆GTIC 2020 AI晶片創新峰會期間,清華大學微納電子系尹首一教授,比特大陸、地平線、燧原科技、黑芝麻智能、壁仞科技、光子算數、知存科技、億智電子、豪微科技等晶片創企,Imagination、安謀中國等知名IP供應商,以及北極光創投、中芯聚源等知名投資機構,分別分享了對AI晶片產業的觀察與思考。如感興趣更多嘉賓演講的核心乾貨,歡迎關注芯東西後續推送內容。

相關焦點

  • 深度觀察 | Cadence 總裁 Anirudh Devgan:用機器學習破解晶片設計...
    深度觀察 | Cadence 總裁 Anirudh Devgan:用機器學習破解晶片設計桎梏
  • Cadence推出Palladium XP II 驗證平臺和系統開發增強套件
    為了進一步縮短半導體和系統製造商的產品上市時間,全球電子設計創新領先企業Cadence 設計系統公司 (NASDAQ:CDNS) 日前推出 Palladium® XP II 驗證計算平臺,它作為系統開發增強套件的一部分,可顯著加快硬體和軟體聯合驗證的時間
  • 中小晶片企業發展困境如何破解?
    有了這些基礎,物聯網的應用和普及才有機會,通過中國市場驗證和完善的物聯網產品會隨著「一帶一路」和中國製造走向世界。 2.物聯網晶片碎片化趨勢,挑戰傳統晶片盈利模式 物聯網是一個非常具有迷惑性的詞,它是由無數個細分的、碎片化的應用加起來的總和,總量市場巨大,但每一個細分都很貧瘠,出貨量遠遠小於我們熟悉的電腦、手機這樣的單品種、大體量產品。
  • 臺兒莊區馬蘭屯鎮扶貧辦主任孫曉陽的扶貧故
    扶貧工作的紮實開展離不開扶貧辦主任孫曉陽的努力和付出。在同事們眼中,孫曉陽性格開朗熱情,工作起來嚴謹細緻,十分認真負責,是馬蘭扶貧工作的「壓艙石」。三年已過初心未變一開始,孫曉陽是鎮上的扶貧聯絡員,負責一個管區所有貧困戶的材料收集、精準納入、扶貧指導等工作,因工作認真負責,2016年孫曉陽被任命為扶貧辦主任,這個二十多歲的姑娘自此就將「擔子」扛到了肩上。
  • Cadence針對Palladium Z1仿真平臺發布VirtualBridge適配器,軟體初...
    較傳統RTL仿真,基於虛擬仿真技術的VirtualBridge™適配器可以加速矽前驗證階段的軟體初啟。同時,VirtualBridge適配器與傳統在線(In-Circuit)仿真應用模式互為補充,通過Cadence® Palladium® Z1企業級仿真平臺,可以讓軟體設計師提前3個月開始進行矽前軟體驗證工作。
  • 文山州著力破解「一把手」監督難題
    雲南網訊(記者 謝進 通訊員 李萬輝)文山壯族苗族自治州紀委監委實踐運用黨政領導幹部履行黨風廉政建設主體責任和廉政情況報告制度,聚焦「關鍵少數」,著力破解同級監督難題。  同時,文山州根據領導幹部個人報告的情況製作調查問卷,開展問卷測評,對報告的真實性進行驗證。截至目前,文山州共有黨政領導幹部330餘人次對履行主體責任和廉政情況進行了報告,開展問卷測評4次,收集到問題反映565個。  文山州對報告情況和問卷調查情況進行梳理匯總、分析研判,形成報告上報州委,並提出處理意見。
  • 如何驗證量子晶片的計算是否正確?科學家想出了一種「分而治之」的...
    在向實際量子計算邁進的過程中,來自MIT、谷歌和其他地方的研究人員設計了一種系統,可以驗證量子晶片何時能夠準確執行傳統計算機無法完成的複雜計算。在過去的幾年中,研究人員已開始開發包含大約50至100量子位的「嘈雜中型量子」(NISQ)晶片。這足以證明「量子優勢」,這意味著NISQ晶片可以解決傳統計算機難以處理的某些算法。但是,驗證晶片是否按預期執行操作會非常低效。晶片的輸出看起來可能完全是隨機的,因此需要很長時間來模擬步驟以確定一切是否按計劃進行。
  • 什麼是物聯網晶片,物聯網晶片面臨著哪些難題
    打開APP 什麼是物聯網晶片,物聯網晶片面臨著哪些難題 hebeilanfeng 發表於 2020-12-07 14:54:50
  • 成都龍泉驛區破解大件垃圾處理難題
    來源標題:成都龍泉驛區破解大件垃圾處理難題 清運環節暢通 做好回收利用 居民想換新,家裡的舊沙發、舊床墊、舊家具怎麼扔?小區不準亂扔、廢舊品回收者不要、環衛車拉不走。
  • 晶片關鍵技術重大突破!股票全名單出爐
    由於新冠疫情在全球蔓延,晶片生產和出廠出現了延遲,但是全球消費者的消費熱情卻已經提前恢復,這造成晶片供應不足但需求迅猛增加的局面。此外,日本一家晶片工廠的大火和法國晶片企業的罷工,也讓晶片供應雪上加霜。有業內人士表示,整個電子行業都在遇到零件短缺的問題,這也造成一些電子產品的工期延長。
  • 黑客是如何欺騙前端驗證的?一個套路破解100個網站驗證!
    關注我你就是個網絡、電腦、手機小達人神秘的黑客總是能輕而易舉地破解一些網站的前端驗證,他們到底是如何做到的?將驗證放在後端。前端驗證針對UX,而非安全性。這是因為不良行為者會欺騙前端驗證。但是我們很難理解一個黑客是如何欺騙它的。之前筆者從沒想過,我只是想這意味著有人可以通過對Postman之類的東西發出請求來繞過驗證。
  • 如何解決晶片設計中混合信號設計的難點?
    一、集成電路設計工程師所遇到的挑戰深亞微米技術的發展,促使晶片設計與製造由分離IC向SoC轉變。混合信號設計可以減少成本,減小電路尺寸和外形,並提供更好的功能。晶片的驗證佔晶片設計50%到70%的工作量,隨著晶片複雜度上升,驗證工作無論從複雜性或工作量上都在呈指數上升。因此,驗證技術是混合信號技術的關鍵所在。對於國內的集成電路設計師來說,大多是採用傳統的方法,比如數字部分用HDL寫好,仿真,綜合,布局布線;模擬部分畫出電路圖,用Spice仿真,Layout。然後將兩部分拼接在一起。
  • Cadence榮獲全球電子成就獎:年度EDA/IP產品獎項
    Cadence數字全流程iSpatial技術流程採用了支持機器學習(ML)功能的統一布局布線和物理優化引擎等多項業界首創技術,吞吐量最高提升3倍,PPA最高提升20%,助力實現卓越設計。由於其對用戶在設計方面的卓越貢獻與表現,Cadence數字全流程iSpatial技術榮獲「年度EDA/IP產品」獎項。
  • 春藤8910DM晶片底層解決方案,軟硬兼施破解區塊鏈物聯網融合難題
    這個背景下,5月27日,紫光展銳攜手摩聯科技、廣和通、萬向區塊鏈,做了一件具有裡程碑意義的大事:推出了全球首個Cat.1物聯網晶片+區塊鏈底層融合解決方案,將晶片與區塊鏈深度融合,從底層數據源頭解決物聯網與區塊鏈融合應用的難題。
  • 物理不可克隆函數(PUF)對晶片安全具有重要意義
    電子工程專輯 EE Times China -提供有關電子工程及電子設計的最新資訊和科技趨勢 近日,據中科院微電子所重點實驗室消息,劉明院士科研團隊基於新型存儲器的硬體安全晶片領域的兩篇研究論文成功入選2020年第66屆國際電子器件大會(IEDM)。
  • 美國的晶片設計能力有多強?微軟也要造自己的晶片了
    #微軟#公司正準備基於Arm自主設計晶片此外,亞馬遜發布的另一款晶片是Inferentia,用於加速機器人的AI自學習。想幹就幹,這就是能力!美國擁有全球最強大的晶片設計和產業化能力,像英特爾、AMD、英偉達、高通、恩智浦的產品都在全球各個行業佔據絕對的技術優勢和市場份額。
  • Cadence推出驗證計算平臺加快系統開發時間並提高其質量
    全球電子設計創新領先企業Cadence設計系統公司今天公布了第一款全集成高性能驗證計算平臺,稱為Palladium XP,它在一個統一的驗證環境中綜合了模擬(Simulation)、加速(Acceleration)與仿真(Emulation)。
  • 英媒曾經說過:一旦中國解決了晶片的難題,晶片就會一文不值
    前幾次華為鬧得沸沸揚揚的「禁令」發布後,華為的晶片供應鏈已經被切斷。它還意味著華為在高端手機市場的發展將受到阻礙,甚至會被其它廠商佔據相應的份額。面對如此令人尷尬的局面,我們中國現在也在集結力量,致力於晶片研發。針對這種情況,比爾.蓋茨在接受媒體採訪時直言:這條禁令,只能鞭策中國拼盡全力研發。等中國真正研發出高端晶片時,這些晶片將一文不值。
  • 「揭榜掛帥」破解「卡脖子」難題
    在金華,規模以上企業有4400多家,和浙江開爾新材料股份有限公司一樣面臨技術難題的企業有不少。「這些實用性技術雖然不像光刻機、作業系統、晶片等處於科技創新『金字塔』塔尖,但很多是企業最渴望解決的『卡脖子』難題。」 吳曉輝說。  企業有需求,政府就要有作為。
  • 新型智能插座有望破解電動車充電難題
    打開APP 新型智能插座有望破解電動車充電難題 新華網 發表於 2020-12-29 17:01:41 有車安不了樁,或有樁充不了電