Cadence Allegro 17.2 新的反射流程讓信號反射仿真分析更加便捷高效

2021-03-06 耀創深圳

啥是反射?

反射(reflection)和我們所熟悉的光經過不連續的介質時都會有部分能量反射回來一樣，都是信號在傳輸線上的回波現象。此時信號功率沒有全部傳輸到負載處，有一部分被反射回來現象。 

對這個就是一個信號反射模型喔，在高速的PCB中導線必須等效為傳輸線，按照傳輸線理論，如果源端與負載端具有相同的阻抗，反射就不會發生了。如果二者阻抗不匹配就會引起反射，負載會將一部分電壓反射回源端。根據負載阻抗和源阻抗的關係大小不同，反射電壓可能為正，也可能為負。如果反射信號很強，疊加在原信號上，很可能改變邏輯狀態，導致接收數據錯誤。如果反射發生在時鐘信號上可能引起時鐘沿不單調，進而引起誤觸發。

 

Cadence Allegro 17.2反射仿真分析流程中怎麼進行信號分析？

【1】Cadence Allegro 17.2啟動後選擇Allegro Sigrity SI產品就可以啟動Sigrity信號完整性分析的產品平臺工具。

 

【2】Allegro Sigrity SI產品啟動後，需要選擇用於進行反射分析的實例文件，今天我和小夥伴一起使用一個PC3_RDIMM_DDR3的內存條實例文件進行分析。當加載實例文件完成以後，選擇Analyze—Analysis Workflow中的Reflection Workflow即可進入信號反射分析的流程。

 

【3】需要提取網絡所涉及到的驅動源或接收源賦予IO的模型（或者說是匹配上模型，這個模型就是IBIS或者SPICE的模型），Default IO Cell Models是Allegro 17.2默認給出的單IO和差分對IO模型文件。當勾選use defaults for missing models複選框後，Allegro 17.2會將沒有賦予模型的網絡IO模型自動匹配到這些默認的模型上。（一般情況下，默認模型文件不建議修改）

 

【4】Manage Libraries用來做模型庫的路徑設置，可以配置項目的庫路徑也可以用來設置集中的外部庫路徑配置。Project Library 默認情況下自動指向當前PCB文件存在的路徑下，也支持進行庫路徑編輯修改。External Libraries用來配置系統外部集中庫路徑位置，比如可以配置集中的電容庫路徑，或者其他所需要用到仿真庫路徑。（路徑建議不出現中文為宜）

 

【5】Launch Analysis Model Manager用來添加所需要的模型庫。比如可以通過手動方式來添加瀏覽項目的庫路徑和模型文件等。

 

【6】Model Assignment用來分配模型，在彈出的窗口中可以對當前實例文件中的所有器件模型進行預覽和分配。

 

【7】點擊Auto Generate Models Allegro 17.2會根據設置的Project Library和External Libraries自動匹配相互關聯的模型文件，比如常用的R,L,C無源器件。當匹配完成以後，在右側的Assigned Model欄目中就給出已經匹配完成的器件信息結果。

 

【8】補充其他電阻器件的模型，R04S00015O152110J-4SR_2010_15ohm&39ohm&22ohm這三個器件都是排阻，需要給這三個排阻添加模型文件。分別選擇這三個器件以後，選擇Assign—Launch analysis models manager命令，在彈出的Analysis Model Manager窗口中新建立模型文件。

 

【9】新建立電阻模型RN4SR_15，用SPICE語法建立排阻的模型文件。

 

【10】修改排阻的端點 1 2 3 4 5 6 7 8 都為信號類型的網絡節點。

 

【11】修改SPICE模型文件，完成排阻的模型建立。

 

 【12】完成無源器件的模型創建和分配。

 

【13】同理完成，完其他器件的模型創建和分配。

 

【14】選擇需要進行反射仿真分析的網絡，比如A<7>的地址線。（可以進行多選，也可以支持信號分組選擇）

 

【15】設置仿真參數。

 

【16】選擇Start Analysis即可開始反射信號仿真，等待仿真完成以後結果就可以顯示在出來，圖下圖所示。結果顯示的表格裡面給出了具體的信號的發射和接收端的信號時域圖，從圖中可以看到信號的發射端和接收端的信號情況。也通過表格的形式給出了信號自動測量的結果，其中包括信號過衝，信號的下衝，信號的最小高電平餘量，最小低電平餘量，信號的VERF電壓等參數。

右側的窗口中可以通過高亮的方式顯示出信號傳輸鏈路所在的位置，通過觀察色卡的顏色可以看到信號在整個傳輸鏈路裡面位置情況，那些地方存在比較大的反射情況，反射最嚴重的地方發生在傳輸鏈路的那些地方等。

通過這樣直觀的手段來對PCB信號傳輸鏈路中存在的反射問題顯示出來，以便於工程師能夠更加準確的來解決信號這些信號反射的問題，以便於提高信號的質量。

通過上面的學習讓我們看到了全新的Cadence Allegro 17.2 信號反射仿真的分析方法，可以允許工程師在Allegro Sigrity SI的環境下對PCB存在的反射問題進行更加直觀的檢查，發現和修改。這樣做成為減少潛在信號反射設計問題的重要方法之一，對於提升設計效率以及設計的準確性是有很大幫助。閱讀完這篇文章的小夥伴可以自己去試一試這個新功能，讓自己的設計做到心中有數，胸有成竹。

另外需要本次講解實例文件的小夥伴，可以點擊打賞按鈕，完成打賞後會有工作人員發放實例原始文件給您，精彩不容錯過，期待您持續關注喔！

 

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