簡介：本文提出的方法使得電路層錯綜在一起的路徑按照其不同的時間延遲規則的分離開,關鍵路徑和各種不同延遲的非關鍵路徑對應為不同的模塊,針對不同的路徑長度採取不同的供電電壓。通過剩餘數方法[3] 將一個乘法運算化簡為幾個非常簡單的乘法或加法,並將濾波器按照不同的路徑延遲劃分幾個相互獨立的模塊,使之適合採用不同的供電電壓,從而降低功耗。
本文引用地址：http://www.eepw.com.cn/article/280539.htm1 引言
隨著移動及可攜式電子設備的普及和晶片頻率的不斷提高,功耗成為電路設計中必須考慮的重要因素。近來,集成電路設計工具已經逐步支持多電壓設計,因而,使得對適合多電壓實現的數位訊號處理部件的算法改進、體系結構、以及邏輯電路[1] 等的研究成為進一步降低功耗的關鍵問題。
通常電路都工作於相同的電壓,多電壓技術是劃分出不同的電壓區,進而採用不同供電電壓以降低功耗。以往的研究大多是按照系統中各個部件不同的頻率或性能來劃分不同電壓區[2]。而高性能數位訊號處理設計中很多情況都是數據通路上的大量計算,工作頻率基本都是一致的,因此本文針對這種情況尋求適合多電壓設計的電壓分區方案。在單一頻率的電路層劃分出不同的供電電壓區,意味著把對應於不同時間約束的路徑,確定為不同的電壓需求,按照布局情況進行電壓區的劃分。由此可知,當長短路徑規則的歸屬在不同的模塊時,則易於用多電壓技術實現,但大多數情況是長短路徑交織在一起,很難按長短路徑分組劃分不同電壓區。
2 路徑成組分離分析
假設在綜合後的電路網表中,有n 種不同長度等級的路徑,分別採用n 種不同的供電電壓。那麼在需要多電壓供電的電路的布局布線圖中,將需要用不同電壓供電的單元集(即不同長度的路徑)記作ui ,i=1,2,Ln,i表示共需n種不同的電壓。
在標準單元設計的電路級,電壓供電區是規則的方框區,因此用方框將需要某種電壓的單元區框起,每一個方框內的所有單元組成一個單元的集合,記作Sj ,j=1,2,Ln。對於用Vi 供電的單元ui ,可以用比Vi 高的電壓Vj >Vi 供電,不影響性能,但不能用小於Vi 的電壓供電。
由於EDA 工具自動布局的作用,不同的路徑被隨機的分布在版圖上,不同路徑上的單元也是無規律的分布,也就是說所需不同電壓的單元是不規則分布的,因此按照上述劃分集合的方法對布局圖中的單元進行劃分後,每個集合中將存在不同供電電壓的元素,即：
通過以上分析,如果能夠把整個電路按照不同的路徑長度成組分離為不同的區域,則採用多電壓實現的代價最小。下一節將以剩餘數系統為例詳細介紹路徑成組分離的多電壓實現。並在後面給出面積與功耗的優化結果分析。
3 剩餘數方法
與常用的濾波器的結構略有不同,用剩餘數方法實現FIR filter 的結構如圖1,該方法需要先將正常的輸入轉換為一組(設組內元素個數為i)餘數表示,然後是i 個獨立的FIR,最後將這一組獨立的FIR 的計算結果再轉換為正常的輸出。
圖1 (a) 傳統FIR 結構(b) 剩餘數方法FIR 結構
用剩餘數表示來實現FIR filter ,其功能上是等效的,但是其增加了正常模式和剩餘表示之間的轉換,同時由於採用餘數的模乘和模加,大量節約了濾波器的乘累加資源。因此,在整體實現上,是否能節約面積和功耗將主要決定於轉換部件的開銷。
3.1 選擇合適的一組模
對於硬體電路實現,從運算簡單的角度出發來選擇一組模,當然最好是2n ,其次是形如2n ±1,所以模組可以取為：彼此互素的一組數mi = {2 p1 ±1,2 p2 ±1,L2q }。
3.2 正常模式到剩餘表示的轉換
正常表示到剩餘表示的轉換實際就是取模運算,對於上面選定的一組模,取模運算有以下三種：
3.3 剩餘表示到正常表示的轉換
如果按照中國剩餘定理,這一步的計算將非常複雜。由[6]可將原來中國剩餘定理算法中複雜的乘法、mod 運算都化簡,剩下的只有查表、加法和移位操作。對於二進位補碼表示的有符號數,可採用[6]提出的將負數轉換到正數去做的方法。
3.4 模乘的實現
n 和w 之間的轉換可以通過查表實現,對n=0 的情況在外面判斷,即n=0 時結果為0。
3.5 多電壓分區
從體系結構可以看到,RNS 方法將濾波器的結構劃分為3 部分,如圖2 中ⅠⅡⅢ
圖2 多電壓分區圖
其中中間部分有i 條相互獨立的路徑(i 的值為所選定的一組模的數量),每條路徑由於其模乘運算的複雜度不同而導致電路級的路徑時延也大不相同。顯然,模乘運算最複雜的一條路徑將成為中間部分關鍵路徑,因此可以把時延明顯較小的路徑i 的FIR filter 模塊採用低電壓實現。
4 功耗與面積分析
以12bits 輸入,8bits 係數為例。根據前面選模的方法選取modulo sets = {3, 5, 7, 17, 31, 32}; Converter2採用流水線復用技術實現,共需要7個表、1個加和一些DFF的資源。下面先看一下在TSMC0.25工藝時單一電壓情況下不同的模mi 路徑的時延信息,如下表：
由於模3、5、31、32 路徑上的單個tap 的時延都小於3.6ns ,相當於富餘了40%的時序約束(6-3.6=2.4ns ),我們就可以通過在這些非常富餘的路徑上降低供電電壓來降低功耗。在雙電壓設計下,將供電電壓從2.5V 降到2.0V,功耗大約是4.5+0.25*N 。在同樣的工藝下實現傳統FIR, 得到功耗面積與抽頭數的關係為：設抽頭數為N
當抽頭數為16 時,採用此雙電壓方法可節省20%-30%的功耗。
5 結論
長短路徑成組分離方法是指把路徑長度分成不同的級別,每一個級別結合時序約束確定不同的電壓,這樣就把原來都按最長路徑規定的單一電壓電路轉換為多電壓電路。分析了以往多電壓研究中電壓分區的原則,而高性能數位訊號處理設計中由於數據通路上大量的計算,使得以往的原則並不適用;通過對電路布局的多電壓代價進行分析,得出把電路按照不同的路徑長度成組分離為不同的區域時,易於採用多電壓實現。以剩餘數方法為例仿真分析結果顯示功耗有明顯優化。
本文作者創新點：提出把電路按照不同的路徑長度成組分離為不同的集合時,易於採用多電壓實現,且採用多電壓實現的代價最小。