Cadence物理驗證系統通過FinFET製程認證

　　重點：

本文引用地址：http://www.eepw.com.cn/article/234663.htm

　　· 認證確保精確性方面不受影響，並包含用於65納米至14納米FinFET製程的物理驗證籤收的先進技術

　　· 雙方共同的客戶可通過它與Cadence Virtuoso及Encounter平臺的無縫集成進行版圖設計和驗證版圖

　　全球電子設計創新領先企業Cadence設計系統公司今天宣布Cadence® Physical Verification System (PVS)通過了GLOBALFOUNDRIES的認證，可用於65納米至14納米FinFET製程技術的定製/模擬、數字和混合信號設計物理籤收。該認證明確了Cadence PVS物理驗證規則文件，可以用於Cadence Virtuoso® Integrated Physical Verification System、Cadence Encounter® Digital Implementation System及全晶片籤收。經過認證的Cadence PVS規則文件，對客戶充分利用Cadence模擬和數字流程中在線的物理驗證，和完成全晶片物理籤收都是非常重要的。客戶可以訪問GLOBALFOUNDRIES客戶門戶www.global-foundryview.com獲取PVS規則文件。

　　「當領先的設計廠商轉向這些更小的幾何尺寸後，他們尋求能跟上他們不斷變化需求的工具，」GLOBALFOUNDRIES設計解決方案設計方法學總監Richard Trihy博士表示，「明確了Cadence的Physical Verification System能對65納米至14納米技術節點的支持以後，我們共同客戶就能夠獲益於Virtuoso和Encounter流程的設計過程中在線的物理驗證方法。」

　　雙方共同客戶現能採用PVS作為標準，通過與Cadence Virtuoso定製IC設計平臺和Encounter Digital Implementation System的完美集成進行在線的設計籤收，然後進行全晶片籤收。設計過程中在線的PVS檢查讓客戶能在Virtuoso或Encounter平臺及時發現錯誤、提供修正指導原則、增量式地核對修正、並防止引入新的錯誤。Virtuoso Integrated Physical Verification System將PVS籤收技術集成至Virtuoso Layout Suite設計環境並驗證設計，就像它是以交互式的「實時」模式中繪製的一樣。與傳統流程相比，Encounter Digital Implementation System中時序感知的PVS增量式金屬填充可大幅縮短籤收ECO(工程變更)的完成時間。經過認證的PVS物理籤收確保設計符合複雜規則並滿足所要求的晶片功能，同時又不失精確性。

　　「由於製造中不斷擴大的光刻設備和物理尺寸的差距，物理籤收的規則不斷地以指數速度發展。通過我們與GLOBALFOUNDRIES及雙方客戶的密切合作，我們不斷推出滿足當今最為先進的幾何尺寸複雜設計需求的設計和籤收技術，」Cadence數字與籤收集團高級副總裁Anirudh Devgan博士表示。「通過我們面向物理籤收的PVS規則文件的認證，我們的客戶能獲益於在Cadence設計平臺中集成的在線物理驗證技術，以實現最快tapeout時間。」

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