在電子產品設計中,PCB布局布線是最重要的一步,PCB布局布線的好壞將直接影響電路的性能。
現在,雖然有很多軟體可以實現PCB自動布局布線。但是隨著信號頻率不斷提升,很多時候,工程師需要了解有關PCB布局布線的最基本的原則和技巧,才可以讓自己的設計完美無缺。
下面涵蓋了PCB布局布線的相關基本原理和設計技巧,以問答形式解答了有關PCB布局布線方面的疑難問題。
[答]1.信號線的阻抗匹配;
2.與其他信號線的空間隔離;
3.對於數字高頻信號,差分線效果會更好;
[答] 對於低頻信號,過孔不要緊,高頻信號儘量減少過孔。如果線多可以考慮多層板;
[答] 去耦電容需要在合適的位置加合適的值。例如,在你的模擬器件的供電埠就進加,並且需要用不同的電容值去濾除不同頻率的雜散信號;
[答] 布局合理、功率線功率冗餘度足夠、高頻阻抗阻抗、低頻走線簡潔。
[答] 採用盲孔或埋孔是提高多層板密度、減少層數和板面尺寸的有效方法,並大大減少了鍍覆通孔的數量。但相比較而言,通孔在工藝上好實現,成本較低,所以一般設計中都使用通孔。
[答] 如果你有高頻>20MHz信號線,並且長度和數量都比較多,那麼需要至少兩層給這個模擬高頻信號。一層信號線、一層大面積地,並且信號線層需要打足夠的過孔到地。這樣的目的是:
1、對於模擬信號,這提供了一個完整的傳輸介質和阻抗匹配;
2、地平面把模擬信號和其他數位訊號進行隔離;
3、地迴路足夠小,因為你打了很多過孔,地有是一個大平面。
[答] 首先你的所謂信號輸入插件是否是模擬器件?如果是是模擬器件,建議你的電源布局應儘量不影響到模擬部分的信號完整性.因此有幾點需要考慮:
(1)首先你的穩壓電源晶片是否是比較乾淨,紋波小的電源.對模擬部分的供電,對電源的要求比較高.
(2)模擬部分和你的MCU是否是一個電源,在高精度電路的設計中,建議把模擬部分和數字部分的電源分開.
(3)對數字部分的供電需要考慮到儘量減小對模擬電路部分的影響.
[答] 迄今為止,沒有定論。一般情況下你可以查閱晶片的手冊。ADI所有混合晶片的手冊中都是推薦你一種接地的方案,有些是推薦公地、有些是建議隔離地。這取決於晶片設計。
[答] 差分線計算思路:如果你傳一個正弦信號,你的長度差等於它傳輸波長的一半是,相位差就是180度,這時兩個信號就完全抵消了。所以這時的長度差是最大值。以此類推,信號線差值一定要小於這個值。
[答] 蛇形走線,因為應用場合不同而具不同的作用:
(1)如果蛇形走線在計算機板中出現,其主要起到一個濾波電感和阻抗匹配的作用,提高電路的抗幹擾能力。計算機主機板中的蛇形走線,主要用在一些時鐘信號中,如PCI-Clk,AGPCIK,IDE,DIMM等信號線。
(2)若在一般普通PCB板中,除了具有濾波電感的作用外,還可作為收音機天線的電感線圈等等。如2.4G的對講機中就用作電感。
(3)對一些信號布線長度要求必須嚴格等長,高速數字PCB板的等線長是為了使各信號的延遲差保持在一個範圍內,保證系統在同一周期內讀取的數據的有效性(延遲差超過一個時鐘周期時會錯讀下一周期的數據)。
如INTELHUB架構中的HUBLink,一共13根,使用233MHz的頻率,要求必須嚴格等長,以消除時滯造成的隱患,繞線是惟一的解決辦法。一般要求延遲差不超過1/4時鐘周期,單位長度的線延遲差也是固定的,延遲跟線寬、線長、銅厚、板層結構有關,但線過長會增大分布電容和分布電感,使信號質量有所下降。所以時鐘IC引腳一般都接;" 端接,但蛇形走線並非起電感的作用。相反地,電感會使信號中的上升沿中的高次諧波相移,造成信號質量惡化,所以要求蛇形線間距最少是線寬的兩倍。信號的上升時間越小,就越易受分布電容和分布電感的影響。
(4)蛇形走線在某些特殊的電路中起到一個分布參數的LC濾波器的作用。
[答] 好的EMI/EMC 設計必須一開始布局時就要考慮到器件的位置, PCB 疊層的安排,重要聯機的走法, 器件的選擇等。
例如時鐘產生器的位置儘量不要靠近對外的連接器,高速信號儘量走內層並注意特性阻抗匹配與參考層的連續以減少反射,器件所推的信號之斜率(slew rate)儘量小以減低高頻成分,選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲。另外,注意高頻信號電流之回流路徑使其迴路面積儘量小(也就是迴路阻抗loop impedance 儘量小)以減少輻射, 還可以用分割地層的方式以控制高頻噪聲的範圍,最後,適當的選擇PCB 與外殼的接地點
[答] 這個問題要考慮很多因素.比如PCB材料的各種參數,根據這些參數最後建立的傳輸線模型,器件的參數等.阻抗匹配一般要根據廠家提供的資料來設計。
[答] 一般不建議這樣使用.這樣使用會比較複雜,也很難調試。
[答] 0402是手機常用;0603是一般高速信號的模塊常用;依據是封裝越小寄生參數越小,當然不同廠家的相同封裝在高頻性能上有很大差異。建議你在關鍵的位置使用高頻專用元件。
[答] 這個要綜合考慮.在首先考慮布局的情況下,考慮走線。
[答] 最應該注意的是你的層的設計,就是信號線、電源線、地、控制線這些你是如何劃分在每個層的。一般的原則是模擬信號和模擬信號地至少要保證單獨的一層。電源也建議用單獨一層。
[答] 採用多層板首先可以提供完整的地平面,另外可以提供更多的信號層,方便走線。對於CPU要去控制外部存儲器件的應用,應以交互的頻率為考慮,如果頻率較高,完整的地平面是一定要保證的,此外信號線最好要保持等長。
[答] 這個很難區分,只能通過PCB布線來儘量減低布線引入額外噪聲。
[答] 300MHz的信號一定要做阻抗仿真計算出線寬和線和地的距離;電源線需要根據電流的大小決定線寬 地在混合信號PCB時候一般就不用「線」了,而是用整個平面,這樣才能保證迴路電阻最小,並且信號線下面有一個完整的平面。
[答] PCB中熱量的來源主要有三個方面:
(1)電子元器件的發熱;
(2)P c B本身的發熱;
(3)其它部分傳來的熱。
在這三個熱源中,元器件的發熱量最大,是主要熱源,其次是PCB板產生的熱,外部傳入的熱量取決於系統的總體熱設計,暫時不做考慮。那麼熱設計的目的是採取適當的措施和方法降低元器件的溫度和PCB板的溫度,使系統在合適的溫度下正常工作。主要是通過減小發熱,和加快散熱來實現。
[答] 這個問題很好,很難說有一個簡單的比例關係,因為他兩的模擬不一樣。一個是面傳輸一個是環狀傳輸。您可以在網上找一個過孔的阻抗計算軟體,然後保持過孔的阻抗和傳輸線的阻抗一致就行。
[答] 一般來講,就鋪一個完整的地就可以了。
1、我知道AD轉換晶片下面要做模擬地和數字地的單點連接,但如果板上有多個AD轉換晶片的情況下怎麼處理呢?
2、多層電路板中,多路開關(multiplexer)切換模擬量採樣時,需要像AD轉換晶片那樣把模擬部分和數字部分分開嗎?
[答] 1、幾個ADC儘量放在一起,模擬地數字地在ADC下方單點連接;
2、取決於MUX與ADC的切換速度,一般ADC的速度會高於MUX,所以建議放在ADC下方。當然,保險起見,可以在MUX下方也放一個磁珠的封裝,調試時視具體情況來選擇在哪進行單點連接。
[答] 不是很清楚您的問題。對於混合系統肯定會有幾種類型的地,最終是會在一點將其連接一起,這樣做的目的是等電勢。大家需要一個共同的地電平做參考。
[答] 模擬電路和數字電路要分開區域放置,使得模擬電路的回流在模擬電路區域,數字的在數字區域內,這樣數字就不會影響到模擬。模擬地和數字地處理的出發點是類似的,不能讓數位訊號的回流流到模擬地上去。
[答] 模擬電路對地的主要要求是,完整、迴路小、阻抗匹配。數位訊號如果低頻沒有特別要求;如果速度高,也需要考慮阻抗匹配和地完整。
[答] 要根據具體的應用和針對什麼晶片來設計。
[答] 在射頻電路裡儘量使用一樣的。
[答] 高頻電路設計要考慮很多參數的影響,在高頻信號下,很多普通電路可以忽略的參數不能忽略,因此可能要考慮到傳輸線效應 。
[答] 高速PCB,最好少打過孔,通過增加信號層來解決需要增加過孔的需求。
[答] 可以參考:0.15×線寬(mm)=A,也需要考慮銅厚。
[答] 不需要這樣做,但模擬電路和數字電路要分開放置。
[答]最好不要超過兩個過孔。
[答] 模擬電路如果匹配合理輻射很小,一般是被幹擾。幹擾源來自器件、電源、空間和PCB;數字電路由於頻率分量很多,所以肯定是幹擾源。解決方法一般是,合理器件的布局、電源退偶、PCB分層,如果幹擾特點大或者模擬部分非常敏感,可以考慮用屏蔽罩 。
[答] 一般來說要分析寄生參數對於電路性能的影響.如果影響不能忽略,就一定要考慮解決和消除。
[答] 多層板布局時,因為電源和地層在內層,要注意不要有懸浮的地平面或電源平面,另外要確保打到地上的過孔確實連到了地平面上,最後是要為一些重要的信號加一些測試點,方便調試的時候進行測量。
[答] 可以讓信號線離的遠一些,避免走平行線,通過鋪地或加保護來起到屏蔽作用,等等。
[答] 很難,因為你各種信號線在雙層布局已經差不多了。
[答] 厚度在作阻抗匹配時比較重要,PCB廠商會詢問阻抗匹配是在板厚為多少時進行計算的,PCB廠商會根據你的要求進行製作。
[答] 要看寄生電容對信號是否有不可忽略的影響.如果不可忽略,那就要重新考慮。
[答] 如果想用一個LDO來為數字和模擬提供電源,建議先接模擬電源,模擬電源經過LC濾波後,為數字電源。
[答] 模擬VCC經過LC濾波後得到數字VCC,模擬地和數字地間用磁珠。
[答] 一般需要注意:所有布線包括周圍的器件擺放、地平面都需要對稱。
[答] 最好的方法是屏蔽,阻止外部幹擾進入。電路上,比如有INA時,需要在INA前加RFI濾波器濾除RF幹擾。
[答] 這個快速集成電路晶片是什麼晶片?如果是數字晶片,一般不用考慮.如果是模擬晶片,要看傳輸線效應是否大到影響晶片的性能 。
[答] 如果內部有完整的地平面和電源平面,則頂層和底層可以不敷銅。
[答] 你可以採用Multisim軟體來仿真電阻電容效應。
[答] 要看是什麼器件.而且器件的阻抗一般在數據手冊上給出,一般和引腳粗細關係不大。
[答] 可以通過走蛇形線來解決等長的問題,現在大多數的PCB軟體都可以自動走等長線,很方便。
[答] 晶片內部的地管腳都是連接在一起的。但是在PCB板上仍然需要連接。最理想的單點接地,應該是要了解晶片內部模擬和數字部分的連接點位置,然後把PCB板上的單點連接位置也設計在晶片的模擬和數字分界點。
[答] 如果是低速數位訊號,應該問題不大。否則肯定會影響信號的質量。
[答] 低頻的模擬信號是不需要匹配的,射頻的模擬信號當然也要考慮匹配問題。
[答] 一般來講,都會鋪完整的地平面。除非是一些特殊的情況,比如板子的模擬部分和數字部分是明顯分開的,可以很容易地區分開。
[答] 磁珠的等效電路相當於帶阻限波器,只對某個頻點的噪聲有顯著抑制作用,使用時需要預先估計噪點頻率,以便選用適當型號。對於頻率不確定或無法預知的情況,磁珠不合。0歐電阻相當於很窄的電流通路,能夠有效地限制環路電流,使噪聲得到抑制。電阻在所有頻帶上都有衰減作用(0歐電阻也有阻抗),這點比磁珠強。銅皮類似於0ohm電阻。)
[答] 數字地與模擬地要單點接地,否則數字地回流會流過模擬地對模擬電路造成幹擾。
[答] 要從運放的幾個接口入手,輸入端要防止空間耦合幹擾和PCB串擾(布局改善);電源需要不同容值去耦電容。測試可以用示波器的探頭測試上面說的位置,判斷出幹擾從何而來。PWM信號如果是通過低通濾波變成直流控制電壓的話,可以考慮就進做濾波,或者並聯對地一個小電容,讓PWM的波形變圓,減少高頻分量。
[答] 如果速度大於100MHz,則一根信號線上的過孔最好不要超過兩個,過孔不能太小,一般,10個mil的孔徑即可。
[答] 過孔少是針對信號線,如果是地的過孔,適當的多一些會減少地迴路和阻抗。放的原則是就進器件。
[答] 平行等長;
[答] 並行走線要注意線與線的間距,防止串擾發生。
[答] 不知道您的模擬信號的頻率多高,如果不高則不需要阻抗匹配。阻抗匹配可以用一些仿真軟體計算PCB的阻抗。例如AppCAD。器件的阻抗可以通過手冊查詢。
[答] 不是.要儘量減少過孔的使用,在不得不使用過孔時,也要考慮減少過孔對電路的影響。
[答] 單端和差分信號在跨越地平面後都得回流回去,如果回流繞很大圈才回去,一樣會感應更多的幹擾進來,如果差分線上的噪聲一樣,則會彼此抵消,所以是有一定道理的。
[答]高速設計不用分數字地和模擬地。
[答] 參考0.15×線寬(mm)=A,這時最大電流。設計時候不能用熔斷電流做預算。這樣就是銅線的截面積。
[答] TVS管,保險絲這些在電源上是必須的。信號的話,看情況也得加TVS管,及二極體來保護模擬電路輸入出現大電壓的情況。
[答] 從阻抗匹配的角度,這兩種線都可以做成匹配的彎角。但是圓角可能不好加工。
[答] 不好,會引入更多寄生參數。
[答] 一般儀放晶片資料會有推薦的Layout的方法及圖,可以參考。保證引線短和粗是必須的。選用貼片低精度的電阻還是直插高精度的電阻哪種好,得看具體調試的結果。
[答] 最好布局布線都手動完成。
[答] 目前較多採用的高頻電路板基材是氟糸介質基板,如聚四氟乙烯(PTFE),平時稱為特氟龍,通常應用在5GHz以上。做板時跟PCB廠商說明即可。
[答] 一般情況,對於電源產生部分,要用10u和0.1u的電容去耦,要同時考慮高頻和低頻的去耦;對於其他原件一般都是用0.1u的電容在電源部分去耦。
[答] 不同的材質的PCB的寄生參數不同,可以根據你使用的寄生參數建立模型來計算。
[答] 一定要用共面波導或者微帶線的阻抗仿真計算。
如何布線才能儘可能地降低線間高頻信號的串擾?
[答] 高頻信號匹配好會減少反射,同樣也會減少輻射。
[答] 高頻信號匹配好會減少反射,同樣也會減少輻射。
[答] 一般可以根據參考設計來設計.由於電流較大,可能需要一定數量的Via。
[答] 考慮共軛匹配,將阻抗的虛部抵消。
[答] 分布方法,精度較高,但比較複雜;集總方式相對簡化,但有一定誤差。
[答] 一般來講只是為了提高連通性的話,應該對分別沒有太多要求。
[答] 一般來講寄生電感和電容對中頻電路的影響較小,可以忽略.只要保證不引入大的寄生電容和電感值就行了。
[答] 減少幹擾的原則是:
1、減少輻射端;
2、加強被幹擾的隔離、屏蔽和退偶;
紋波減少的原則也是:
1、減少開關電源的紋波輸出;
2、足夠的退偶濾波;
[答] 看你的設計了。原則是保證模擬信號線和模擬地有單獨兩層。
[答] 磁珠主要是起到隔離高頻噪聲的作用,不同的磁珠濾波頻率不同,所以要根據板上噪聲的情況來選擇合適的器件。
[答] 既要考慮傳輸線效應,又要考慮寄生效應,還有EMI的問題。
[答] 布線不怕長,就怕不對稱或者有比較大的差,這樣容易因為時延造成錯誤的邏輯。
[答] 可以在一個平面上多個電壓,注意之間隔離開。也可以把最重要的電源單獨走一層,這樣保證它不受其他電源幹擾。
[答] 等長可以保證阻抗匹配,但是不等距實際上對差分匹配也有影響,需要仿真測試。
[答] 對於主控制器,主要傳輸數位訊號,所以模擬和電源部分應遠離控制器;對於減小電磁幹擾,需要注意匹配,去耦,布局布線,分層等問題,建議參考一些資料。
[答] 這是一個一般性原則,沿的速度取決於器件輸出口的速度。如果太慢會影響判決。再快了晶片工藝達不到了。
[答] 一般會使用磁珠。
[答] 有些PCB軟體可以做一些走線檢查和完整性分析,例如cadence。
[答] 這要看串聯電阻的作用,有的是起到限流作用的,有的可能是做阻抗匹配。
[答] 您所謂的高速脈衝串,無非就是不同頻率的幹擾信號,採用不同值的電容退耦。
[答] 高頻電路對PCB材料有要求.在高頻下要考慮傳輸線效應。
[答] 頻率較低場合,需要考慮信號線的寬度和電流的承載能力的關係,高頻時,需要考慮匹配等長等問題。
[答] 這個問題比較寬泛,很難一兩句話說清楚。
[答] 因為驅動器端可以調整輸出相位差,PCB布局好了再調整就很難了,接收端直接輸入了,無法調整。
[答] 驅動端有些晶片有調整功能,PCB線設計好不容易改了,接受端直接輸入一般都沒有時延調整的功能。
[答] 意味著寄生電容小,然而對於信號線特徵阻抗的設計時對介電常數是有要求的,不能一概而論。
[答] 晶振與MCU應儘量靠近,用最短的直線連接。
[答] 可以考慮加一級調製器LDO產品穩定電源,或者考慮適當的去耦電容濾除紋波。
[答] 電源當然可以鋪平面。若不能鋪平面,電源線要儘量粗。
[答] 如果能保證一面是全地平面的話,可以只鋪一層。
[答] 如何需要綜合考慮以上指標,建議做整體的電路仿真和調試,寄生效應會影響仿真效果,需要進行反覆驗證和嘗試。
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