基於高性能數字晶片的多協議可編程接口設計

0 引言

本文引用地址：http://www.eepw.com.cn/article/89750.htm

　　隨著工藝技術的不斷發展，高性能數字晶片中越來越廣泛地採用高速存儲器和多種總線標準，並需要提供多種電平標準的參考電壓，這給接口電路的設計提出了挑戰。設計支持高速通信、高覆蓋性的電平標準，支持多種接口協議，可控延遲，並具備一定的工作速度、穩定性和高的驅動能力的可編程輸入輸出接口電路成為當務之急。基於以上分析，本文設計了一種多協議可編程輸入輸出接口中的輸入接口電路，在用戶配置基準電壓和輸入模式的情況下，可以支持多達10種的不同協議標準，並可以通過可編程延遲模塊消除焊盤至晶片內部的保持時間，實現信號通路的同步性。

1 電路拓撲結構及協議分析

　　目前高性能數字晶片的輸入輸出接口模塊(IOB)通常採用如圖1所示的拓撲結構，它完整地提供了從管腳到晶片內部邏輯之問的連接。該結構主要由可編程輸入緩衝、可編程輸出緩衝、輸入觸發鎖存器、輸出觸發器、可編程延遲及ESD保護構成，每個IOB控制一個引腳，它可被配置為輸入、輸出或雙向I／O功能。當IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送人可編程輸入緩衝器。緩衝器的輸出分成兩路：一路可以直接送到多路選擇器，經選擇後輸入晶片；另一路經可編程延遲模塊延時幾個納秒(或者不經過延時直接輸入)，然後送到輸入通路觸發器，再送到數據選擇器。通過編程控制數據選擇器，且輸入輸出觸發器都配有獨立的時鐘，可以任選採用上升沿或下降沿作為有效作用沿，從而達到對輸入的可編程控制，提供不同的接口協議。

　　本工作重點是設計該模塊中的可編程輸入子模塊電路，主要包括可編程延遲模塊、可編程輸入緩衝模塊、ESD保護模塊及輸入觸發鎖存器、選擇器等，設計目標是必須完成多種通用及高速輸入標準協議的可編程選擇。目前高集成度的接口協議稱為JEDEC (joint electron device engineering council)標準。常見的輸入輸出接口標準定義在JEDEC8系列中。

　　JEDEC定義了輸入輸出接口的電氣性能，包括供電電壓、輸入最低高電平VIH、輸出最高低電平VIL、輸出最低高電平VOH、輸出最高低電平VOL、最大電流驅動能力、輸出擺率等，此外還需要根據特定的輸入輸出標準提供用於差分輸入的用戶自定義基準電壓VREF。以頻率較高的HSTL標準及較為通用的LVCMOS協議標準為例，其JEDEC定義的電氣性能如表1所示。

　　可見，必須設計不同的輸入緩衝模塊為不同標準提供輸入路徑。HSTL協議擺幅電壓較低，頻率可達200 MHz，但不具備5 V電壓耐壓能力，且必須差分輸入，需從外部提供0.75 V基準電壓；LVCMOS協議電壓較高，耐壓能力強，為單端輸入，可選用single-ended端至端輸入緩衝器。根據表1中的9種不同協議特性，將其分為三組，通過不同的輸入緩衝模塊進行輸入，分別進行編程控制，根據需要添加延遲量。模塊電路結構如圖2所示，其中編程控制點均未給出。

　　其中，低基準電壓緩衝器完成較低基準電壓的協議差分輸入，包括HSTL／GTL／GTL+協議，基準電壓分別為0.75、0.8、1.0 V；高基準電壓緩衝器完成較高基準電壓的協議差分輸入，包括CTT／SSTL2／SSTL3協議，基準電壓分別為1.5、1.25、1.5 V；單端輸入緩衝器完成端至端的通用協議輸入，包括LVTTL／LVCMOS／LVCMOS18協議。可編程延遲模塊對信號輸入通路的信號進行可編程延遲，使其與D觸發器的時鐘信號CLK同步，最終通過選擇器(MUX)選擇信號為直接輸入或經過延遲輸入。

2 電路實現

　　就低基準電壓緩衝器而言，設計採用PMOS差分輸入級。影響性能指標的關鍵因素包括輸入差分放大器的增益、噪聲容限、共模抑制能力等。輸入協議中頻率最高的是HSTL協議，它可以達到200 MHz以上的工作頻率。以HSTL協議為例，JEDEC8標準定義了DC及AC兩種邏輯標準，且兩種標準之間有大約100 mV的電平差值。這是因為當輸入信號始終大於DC閾值時，邏輯狀態可以保持穩定，避免發生翻轉，便於設計高增益的差分輸入級。噪聲容限NM在輸入輸出電路中是特別重要的指標，過低的噪聲容限會容易引起邏輯錯誤。高噪聲容限NMH與低噪聲容限NML分別定義為



　　對於HSTL協議來說，單端輸入時的典型VMH及NML均為250 mV，差分輸入時則可以抑制650 mV的共模噪聲，在設計時還應儘量提高差分輸入管的等效小信號增益gm，提高共模抑制比CMRR。為防止襯底噪聲耦合到輸入通路，可以在設計時在版圖中加入保護環，對其進行隔離。

　　高基準電壓緩衝器設計思路與低基準電壓緩衝器基本相同，但輸入端採用的是NMOS差分輸入級。單端輸入緩衝器的基本結構類似於一個施密特觸發器，具有較高的輸入門限電壓，在輸入信號達到門限電壓之後，輸出通過緩衝器翻轉，並進行整形。

　　可編程延遲模塊採用多級反相器延遲線結構，並有多個選擇輸入路徑，利用各個路徑反相器數量及尺寸的不同，通過四個開關管控制延遲量。在進入晶片之前，經過延遲的信號與未經過延遲的信號還可通過一個多路選擇器MUX進行選擇，以滿足內部時鐘的不同需要。最終完成的電路如圖3所示。

 

3 版圖設計

　　基於SMIC18混合信號工藝，採用CadenceVirtuoso工具設計版圖。由於本設計是與輸入輸出接口電路的其他部分電路整體流片，故該可編程輸入接口電路版圖設計的難點在於與可編程輸出緩衝及ESD的連接部分。首先，必須在設計ESD電路時注意NMOS管的柵長不能取最小寬度，必須要稍大一點，PMOS管則使用最小規則。ESD電流迴路導電層拐角為45°，NMOS與PMOS之間採用雙保護環結構且兩種管子之間距離必須大於15μm；其次，電路採用插指結構，防止產生寄生hipolar器件；最後，在設計允許的情況下，電源及地環路的金屬線寬儘量大，避免輸出緩衝器的大電流從輸入輸出共用的PAD端洩露到輸入電路中來造成電路功能不穩，ESD電路與最終輸入路徑的距離也要保持在50μm以上，如圖4(a)。最終，採用Cadence Virtuoso工具，設計完成的整體版圖如圖4(b)所示。

 

 

4 流片驗證與測試

　　基於SMIC18混合信號工藝製作了晶片，封裝形式為DIP28陶瓷封裝，拍攝照片如圖5所示，該晶片為完整的帶ESD保護的可編程輸入輸出接口。其中，與本文設計電路相關的引腳對應關係如表2所示。

　　其中，VCCI及GND為可編程輸入接口電路供電及接地腳，Bit0～Bit1為輸入緩衝器選擇控制端，Bit2～Bit5為延遲量控制端，Bit3及Bit4分別為未經延遲及經過延遲的輸入延遲，最終可以通過數字晶片內部MUX進行選擇輸入，PAD及Vref分別為信號PAD線及外部基準電壓接口PAD線。

　　對晶片進行了直流及交流特性測試，測試結果顯示，在晶片上電之後，電路輸入輸出直流電平，控制信號電平，輸入信號波形，可控延遲量均與設計指標非常接近，達到了較好水平。輸入路逕自身延遲也在可以接受的範圍內，將本晶片的測試延遲與Xilinx公司Vitex5晶片數據進行對比，如表3所示。

5 結語

　　基於SMIC混合信號工藝，給出了一個應用於高性能數字晶片的可編程輸入接口電路設計方案，並流片製作。測試結果表明，電路拓撲結構是完全成功的，並可以與其他模塊一起集成在數字晶片PAD線與內部電路之間，完成可控輸入功能，支持多協議標準，並支持延遲量控制。