摘要:設計了一款單級長延時產生電路。此長延時產生電路,對輸入的低脈寬寬度沒有要求,一次展寬到位,同時通過精準的電流源設計,採用工藝偏差比較小的電容,消耗極小的版圖面積,提高了信號精度,電路在TSMC0.35微米工藝得到驗證,達到設計效果。
關鍵詞:延時;脈寬;異步時序;只讀存儲器
調查顯示,在整個世界範圍內,存儲器晶片的交易大概佔了半導體交易的三分之一,存儲器成為數字產品中重要組成部分。存儲器的存儲速度、功耗成為存儲器晶片研發中重要指標。存儲器電路根據不同的應用和不同的存儲方式分成了各種不同的種類,包括SRAM,DRAM,ROM.EPROM,FLASH和FRAM等。隨著電子設備的發展,電子設備的存儲容量越做越大,存儲密度也越來越高。存儲密度的不斷發展,快速推動了半導體工藝的發展,使半導體工藝的特徵尺寸越做越小。同時存儲器基本單元結構也不斷創新和縮小,從典型的8T、6T到一個單管。
隨著特徵尺寸的減小,晶片存儲密度的增大,仔儲器讀寫速度的不斷提高,存儲器瀆寫時位線上的寄生電容越來越成為晶片讀取速度的關鍵。大的位線電容導致讀取數據時,電容的充放電變得緩慢,嚴重製約著存儲器讀寫速度。現在大規模的存儲器的數據讀寫,一般都需要上下預充電和靈敏放大器的參與。靈敏放大器的類型分為:電壓靈敏放大器和電流靈敏放大器。上下預充電和靈敏放大器的應用使存儲器的讀寫一般都採用異步時序進行讀寫。先通過地址檢測器,產生地址檢測信號,再使用地址檢測信號產生一些列錯開的時序控制信號。控制信號分別對預充電電路、基本存儲單元、靈敏放大器、輸入輸出鎖存器進行異步時序控制。控制信號需要進行延遲處理、展寬處理和錯位處理。因存儲器的容量的急劇增大,每一位線上帶的基本存儲單元也相應增加,存儲位線上的電容變得顯著。導致靈敏放大器讀寫時間增加。因此預充電的工作和靈敏放大器的工作需要更寬的電平脈衝,同時靈敏放大器的脈衝要在預充電脈衝之後。用RC延時產生展寬脈寬,每一級最多展寬到輸入信號脈寬的兩倍。需要多級展寬才能得到適合的寬脈寬。並且用RC產生長延時信號需要幾級RC電路且每一級RC之間還需要有緩衝器,同時輸入脈衝不能太窄,否則狀態容易在不同的工藝角上出現飄掉的可能。同時多級的RC消耗比較大的晶片面積。本文在分析傳統多級RC輸入低脈衝展寬電路原理基礎上,用單級的思想設計了單級長延時電路。
1 傳統多級RC輸入低脈衝展寬電路
1.1 傳統低脈衝展寬電路原理分析
傳統低脈衝展寬電路如圖1所示,輸入Vin為低的窄脈衝,令其脈衝寬度為Win,第一級的輸出V1,令其脈衝寬度為W1,第二級的輸出V2,令其脈衝寬度為W2,第i-1級的輸出為Vi-1,令其脈衝寬度為VOUT,最後輸出脈衝,另其脈衝寬度為WOUT。
則經過第一級的脈寬展寬為:W1=Win+R1C1且R1C1Win。
經過第二級的脈寬展寬為:W2=W1+R2C2且R2C2W1。
經過第i級的脈寬展寬為:Wi-1=Wi-2+Ri-1Ci-1且Ri-1Ci-1Wi-2。
最後輸出脈寬展寬為:WOUT=Wi-1+RiCi且RiCiWi-1。
由上面分析可知,多級RC輸入低脈衝展寬電路,首先對輸入脈衝寬度有要求,如果輸入脈寬太窄,比如說1ns的延時,則要得到12ns的脈寬至少要4級,且每一級的RC延遲要小於這級的輸入低脈衝寬度,否則產生的輸出脈寬在中間將斷開,分成兩個相隔的輸入低脈衝,同時如果Vin低脈衝太窄,則不能使電容的電壓充到使反相器狀態發生翻轉的最低高電平處,則與門的一端輸入一直為高,另一端為Vin,因此不能使輸入的窄脈衝發生展寬。
此RC多級脈寬展寬電路,需要耗費比較大的晶片版圖面積。下面假設輸入為1ns的低脈衝,5級RC延時展寬電路,仿真得到的結果如圖2。
可知窄的低脈衝需要多級才能展開到一定的脈衝寬度,而且每一級必須保證RC延遲小於輸入脈衝本身的寬度,否則輸出脈衝不能連續。
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