單片機硬體設計原則:抗幹擾常用方法

在元器件的布局方面，應該把相互有關的元件儘量放得靠近一些，例如，時鐘發生器、晶振、CPU的時鐘輸入端都易產生噪聲，在放置的時候應把它們靠近些。 對於那些易產生噪聲的器件、小電流電路、大電流電路開關電路等，應儘量使其遠離單片機的邏輯控制電路和存儲電路（ROM、RAM），如果可能的話，可以將這些電路另外製成電路板，這樣有利於抗幹擾，提高電路工作的可靠性。

儘量在關鍵元件，如ROM、RAM等晶片旁邊安裝去耦電容。實際上，印製電路板走線、引腳連線和接線等都可能含有較大的電感效應。大的電感可能會在Vcc走線上引起嚴重的開關噪聲尖峰。 防止Vcc走線上開關噪聲尖峰的方法，是在VCC與電源地之間安放一個0.1uF的電子去耦電容。如果電路板上使用的是表面貼裝元件，可以用片狀電容直接緊靠著元件，在Vcc引腳上固定。是使用瓷片電容，這是因為這種電容具有較低的靜電損耗（ESL）和高頻阻抗，另外這種電容溫度和時間上的介質穩定性也很不錯。儘量不要使用鉭電容，因為在高頻下它的阻抗較高。

在印製電路板的電源輸入端跨接100uF左右的電解電容，如果體積允許的話，電容量大一些則更好。

原則上每個集成電路晶片的旁邊都需要放置一個0.01uF的瓷片電容，如果電路板的空隙太小而放置不下時，可以每10個晶片左右放置一個1～10的鉭電容。

對於抗幹擾能力弱、關斷時電流變化大的元件和RAM、ROM等存儲元件，應該在電源線（Vcc）和地線之間接入去耦電容。

電容的引線不要太長，特別是高頻旁路電容不能帶引線。

在單片機控制系統中，地線的種類有很多，有系統地、屏蔽地、邏輯地、模擬地等，地線是否布局合理，將決定電路板的抗幹擾能力。在設計地線和接地點的時候，應該考慮以下問題：

邏輯地和模擬地要分開布線，不能合用，將它們各自的地線分別與相應的電源地線相連。在設計時，模擬地線應儘量加粗，而且儘量加大引出端的接地面積。一般來講，對於輸入輸出的模擬信號，與單片機電路之間通過光耦進行隔離。

在設計邏輯電路的印製電路版時，其地線應構成閉環形式，提高電路的抗幹擾能力。

地線應儘量的粗。如果地線很細的話，則地線電阻將會較大，造成接地電位隨電流的變化而變化，致使信號電平不穩，導致電路的抗幹擾能力下降。在布線空間允許的情況下，要保證主要地線的寬度至少在2～3mm以上，元件引腳上的接地線應該在1.5mm左右。

要注意接地點的選擇。當電路板上信號頻率低於1MHz時，由於布線和元件之間的電磁感應影響很小，而接地電路形成的環流對幹擾的影響較大，所以要採用一點接地，使其不形成迴路。當電路板上信號頻率高於10MHz時，由於布線的電感效應明顯，地線阻抗變得很大，此時接地電路形成的環流就不再是主要的問題了。所以應採用多點接地，儘量降低地線阻抗。

電源線的布置除了要根據電流的大小儘量加粗走線寬度外，在布線時還應使電源線、地線的走線方向與數據線的走線方身一致在布線工作的，用地線將電路板的底層沒有走線的地方鋪滿，這些方法都有助於增強電路的抗幹擾能力。

數據線的寬度應儘可能地寬，以減小阻抗。數據線的寬度至少不小於0.3mm(12mil)，如果採用0.46～0.5mm(18mil～20mil)則更為理想。

由於電路板的一個過孔會帶來大約10pF的電容效應，這對於高頻電路，將會引入太多的幹擾，所以在布線的時候，應儘可能地減少過孔的數量。再有，過多的過孔也會造成電路板的機械強度降低。

一個單片機應用系統的硬體電路設計包含兩部分內容：一是系統擴展，即單片機內部的功能單元，如ROM、RAM、I/O、定時器/計數器、中斷系統等不能滿足應用系統的要求時，必須在片外進行擴展，選擇適當的晶片，設計相應的電路。二是系統的配置，即按照系統功能要求配置外圍設備，如鍵盤、顯示器、印表機、A/D、D/A轉換器等，要設計合適的接口電路。

儘可能選擇典型電路，並符合單片機常規用法。為硬體系統的標準化、模塊化打下良好的基礎。

系統擴展與外圍設備的配置水平應充分滿足應用系統的功能要求，並留有適當餘地，以便進行二次開發。

硬體結構應結合應用軟體方案一併考慮。硬體結構與軟體方案會產生相互影響，考慮的原則是：軟體能實現的功能儘可能由軟體實現，以簡化硬體結構。但必須注意，由軟體實現的硬體功能，一般響應時間比硬體實現長，且佔用CPU時間。

系統中的相關器件要儘可能做到性能匹配。如選用CMOS晶片單片機構成低功耗系統時，系統中所有晶片都應儘可能選擇低功耗產品。

可靠性及抗幹擾設計是硬體設計必不可少的一部分，它包括晶片、器件選擇、去耦濾波、印刷電路板布線、通道隔離等。

單片機外圍電路較多時，必須考慮其驅動能力。驅動能力不足時，系統工作不可靠，可通過增設線驅動器增強驅動能力或減少晶片功耗來降低總線負載。

儘量朝「單片」方向設計硬體系統。系統器件越多，器件之間相互幹擾也越強，功耗也增大，也不可避免地降低了系統的穩定性。隨著單片機片內集成的功能越來越強，真正的片上系統SoC已經可以實現，如ST公司 的μPSD32××系列產品在一塊晶片上集成了80C32核、大容量FLASH存儲器、SRAM、A/D、I/O、兩個串口、看門狗、上電復位電路等等。

影響單片機系統可靠安全運行的主要因素主要來自系統內部和外部的各種電氣幹擾，並受系統結構設計、元器件選擇、安裝、製造工藝影響。這些都構成單片機系統的幹擾因素，常會導致單片機系統運行失常，輕則影響產品質量和產量，重則會導致事故，造成重大經濟損失。

幹擾源。指產生幹擾的元件、設備或信號，用數學語言描述如下：du/dt， di/dt大的地方就是幹擾源。如：雷電、繼電器、可控矽、電機、高頻時鐘等都可能成為幹擾源。

傳播路徑。指幹擾從幹擾源傳播到敏感器件的通路或媒介。典型的幹擾傳播路徑是通過導線的傳導和空間的輻射。

敏感器件。指容易被幹擾的對象。如：A/D、D/A變換器，單片機，數字IC，弱信號放大器等。幹擾的分類幹擾的分類有好多種，通常可以按照噪聲產生的原因、傳導方式、波形特性等等進行不同的分類。按產生的原因分：可分為放電噪聲音、高頻振蕩噪聲、浪湧噪聲。按傳導方式分：可分為共模噪聲和串模噪聲。按波形分：可分為持續正弦波、脈衝電壓、脈衝序列等等。

幹擾的耦合方式幹擾源產生的幹擾信號是通過一定的耦合通道才對測控系統產生作用的。因此，有必要看看幹擾源和被幹擾對象之間的傳遞方式。幹擾的耦合方式，無非是通過導線、空間、公共線等等，細分下來，主要有以下幾種：

直接耦合：這是直接的方式，也是系統中存在普遍的一種方式。比如幹擾信號通過電源線侵入系統。

公共阻抗耦合：這也是常見的耦合方式，這種形式常常發生在兩個電路電流有共同通路的情況。為了防止這種耦合，通常在電路設計上就要考慮。使幹擾源和被幹擾對象間沒有公共阻抗。

電容耦合：又稱電場耦合或靜電耦合。是由於分布電容的存在而產生的耦合。

電磁感應耦合：又稱磁場耦合。是由於分布電磁感應而產生的耦合。

漏電耦合：這種耦合是純電阻性的，在絕緣不好時就會發生。

常用硬體抗幹擾技術針對形成幹擾的三要素，採取的抗幹擾主要有以下手段：
抑制幹擾源抑制幹擾源就是儘可能的減小幹擾源的du/dt，di/dt。這是抗幹擾設計中先考慮和重要的原則，常常會起到事半功倍的效果。減小幹擾源的du/dt主要是通過在幹擾源兩端並聯電容來實現。減小幹擾源的di/dt則是在幹擾源迴路串聯電感或電阻以及增加續流二極體來實現。抑制幹擾源的常用措施如下：
繼電器線圈增加續流二極體，消除斷開線圈時產生的反電動勢幹擾。僅加續流二極體會使繼電器的斷開時間滯後，增加穩壓二極體後繼電器在單位時間內可動作更多的次數。 在繼電器接點兩端並接火花抑制電路（一般是RC串聯電路，電阻一般選幾K 到幾十K，電容選0.01uF），減小電火花影響。 電路板上每個IC要並接一個0.01μF～0.1μF高頻電容，以減小IC對電源的影響。 注意高頻電容的布線，連線應靠近電源端並儘量粗短，否則，等於增大了電容的等效串聯電阻，會影響濾波效果。 可控矽兩端並接RC抑制電路，減小可控矽產生的噪聲（這個噪聲嚴重時可能會把可控矽擊穿的）。 切斷幹擾傳播路徑按幹擾的傳播路徑可分為傳導幹擾和輻射幹擾兩類。所謂傳導幹擾是指通過導線傳播到敏感器件的幹擾。高頻幹擾噪聲和有用信號的頻帶不同，可以通過在導線上增加濾波器的方法切斷高頻幹擾噪聲的傳播，有時也可加隔離光耦來解決。電源噪聲的危害，要特別注意處理。所謂輻射幹擾是指通過空間輻射傳播到敏感器件的幹擾。一般的解決方法是增加幹擾源與敏感器件的距離，用地線把它們隔離和在敏感器件上加蔽罩。切斷幹擾傳播路徑的常用措施如下：

充分考慮電源對單片機的影響。電源做得好，整個電路的抗幹擾就解決了一大半。許多單片機對電源噪聲很敏感，要給單片機電源加濾波電路或穩壓器，以減小電源噪聲對單片機的幹擾。比如，可以利用磁珠和電容組成π形濾波電路，當然條件要求不高時也可用 100Ω電阻代替磁珠。

如果單片機的I/O口用來控制電機等噪聲器件，在I/O口與噪聲源之間應加隔離（增加π形濾波電路）。

注意晶振布線。晶振與單片機引腳儘量靠近，用地線把時鐘區隔離起來，晶振外殼接地並固定。

電路板合理分區，如強、弱信號，數字、模擬信號。儘可能把幹擾源（如電機、繼電器）與敏感元件（如單片機）遠離。

用地線把數字區與模擬區隔離。數字地與模擬地要分離，在一點接於電源地。A/D、D/A晶片布線也以此為原則。

單片機和大功率器件的地線要單獨接地，以減小相互幹擾。大功率器件儘可能放在電路板邊緣。

在單片機I/O口、電源線、電路板連接線等關鍵地方使用抗幹擾元件如磁珠、磁環、電源濾波器、屏蔽罩，可顯著提高電路的抗幹擾性能。

提高敏感器件的抗幹擾性能提高敏感器件的抗幹擾性能是指從敏感器件這邊考慮儘量減少對幹擾噪聲的拾取，以及從不正常狀態儘快恢復的方法。提高敏感器件抗幹擾性能的常用措施如下：

布線時儘量減少迴路環的面積，以降低感應噪聲。

布線時，電源線和地線要儘量粗。除減小壓降外，更重要的是降低耦合噪聲。

對於單片機閒置的I/O口，不要懸空，要接地或接電源。其它IC的閒置端在不改變系統邏輯的情況下接地或接電源。

對單片機使用電源監控及看門狗電路，如：IMP809，IMP706，IMP813， X5043，X5045等，可大幅度提高整個電路的抗幹擾性能。

在速度能滿足要求的前提下，儘量降低單片機的晶振和選用低速數字電路。

IC器件儘量直接焊在電路板上，少用IC座。

其它常用抗幹擾措施交流端用電感電容濾波:去掉高頻低頻幹擾脈衝。變壓器雙隔離措施：變壓器初級輸入端串接電容，初、次級線圈間屏蔽層與初級間電容中心接點接大地，次級外屏蔽層接印製板地，這是硬體抗幹擾的關鍵手段。次級加低通濾波器：吸收變壓器產生的浪湧電壓。採用集成式直流穩壓電源：因為有過流、過壓、過熱等保護。I/O口採用光電、磁電、繼電器隔離，同時去掉公共地。通訊線用雙絞線：排除平行互感。
防雷電用光纖隔離為有效。A/D轉換用隔離放大器或採用現場轉換：減少誤差。外殼接大地：解決人身安全及防外界電磁場幹擾。加復位電壓檢測電路。防止復位不充分CPU就工作，尤其有EEPROM的器件，復位不充分會改變EEPROM的內容。

電源線加粗，合理走線、接地，三總線分開以減少互感振蕩。

CPU、RAM、ROM等主晶片，VCC和GND之間接電解電容及瓷片電容，去掉高、低頻幹擾信號。

獨立系統結構，減少接插件與連線，提高可靠性，減少故障率。

集成塊與插座接觸可靠，用雙簧插座，集成塊直接焊在印製板上，防止器件接觸不良故障。

有條件採用四層以上印製板，中間兩層為電源及地。

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