解決供電網絡噪聲問題的調試方法

2021-01-08 EDN電子設計技術

電源完整性和信號完整性是電路板設計中非常重要的考慮因素，而在分析這些因素的過程中，供電網絡（PDN）設計又扮演著至關重要的角色。在電路板設計之初，供電網絡性能並未被視為主要規範。但在半導體技術高速發展的今天，對低電壓、大電流和低電壓噪聲容限的器件來說，我們需要優化供電網絡性能，以便滿足器件規範。zMRednc

本文介紹了供電網絡以及目標阻抗範圍，並討論了將目標阻抗保持在其範圍內所需的元器件。文章還討論了諸如穩壓器模塊、大容量去耦電容和電源層寄生電感等供電網絡元器件所面臨的挑戰和影響。最後的案例還提供了一種調試方法，用於在沒有大電容和去耦電容的情況下解決供電網絡中的噪聲問題。zMRednc

隨著半導體技術的不斷進步，供電網絡設計變得越來越複雜、困難。對於有些類型的半導體產品來說，配電對其正常運行不可或缺。如今，電路板上的元器件密度越來越高，板載電壓的數量也迅速增長。電路板設計人員必須以最佳的空間和最高的效率為所有板載器件提供適當的電源。此外，隨著時鐘頻率的上升，以及單個SoC中集成越來越多的功能，功耗也進一步增加。與此同時，要使器件能正常運行，對噪聲的要求也更加嚴格，這使得供電網絡設計面臨各種挑戰，即電源質量也會限制電路性能，並已成為電路可靠性的決定因素。zMRednc

系統的無功部分包括晶片電容、封裝電感和PCB結構，這一部分通常被稱為系統電抗，它會影響IR壓降，但卻經常受到設計人員忽視。系統電抗會在不同頻帶存儲和釋放能量，因此會形成諧振結構。設計時應將系統作為整體考慮，以便估計頻域中的阻抗峰值以及時域中的超調和欠調。分析時也應將其作為整體考慮——僅僅對電路板、晶片和封裝分別分析，無法對諧振做出估計。[4]zMRednc

下面將討論如何將電壓和功率分配給所有需要電源的有源器件，並將噪聲保持在可接受的水平之下。然後還會通過案例討論在沒有大電容和去耦電容時可能出現的情況，以及如何在這些情況下進行調試。zMRednc

供電網絡

供電網絡的最終目標是為PCB上的器件提供無噪聲電源，它包括從電壓源到PCB電路的路徑中的所有互連器件。圖1對供電網絡做出了很簡單的描畫。zMRednc

ZPDN 是VRM和負載之間的路徑阻抗。給定電源軌上會出現電壓紋波，其大小與該軌道上的瞬態電流（ITRANSIENT）和阻抗（ZPDN）成正比。[3]zMRednc

根據歐姆定律：zMRednc

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然而，瞬態電流完全由特定應用所決定，它只能在運行時確定，電路板設計人員無法對其控制。因此，設計人員降低電壓紋波的唯一方法是降低ZPDN。要設計一個噪聲電壓紋波在期望界限範圍內的系統，在設計PCB時必須使ZPDN滿足某個特定值，也就是ZTARGET。zMRednc

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圖1：系統供電網絡。[3]zMRednc

目標阻抗 (ZTARGET)zMRednc

任何供電網絡設計的第一步都是對某個寬頻率範圍確定目標阻抗。由於電流瞬變會在不同頻率處出現，因此就必須對所有的頻率確定目標阻抗而非僅僅是直流。目標阻抗的定義為：zMRednc

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其中，zMRednc

Max Transient Current = 規定頻率範圍內的最大電流變化；%Ripple = 電壓軌上的最大預期紋波（噪聲）。zMRednc

為了對任意供電網絡的設計指南進行歸類，所確定的目標阻抗足夠低，可以以最佳質量和最低成本提供電源，也就是說，有效的供電網絡設計可以使阻抗最小化，以至於ZPDN 滿足或低於ZTARGET。之所以稱之為目標阻抗，是因為如果實際阻抗大於目標阻抗，則電路發生故障的概率將會非常高，而如果實際阻抗小於目標阻抗，則又會增加不必要的成本。從設計的角度來看，必須要根據目標阻抗做出一定的權衡，以便在電路的成本和性能之間實現平衡。除此之外，不一定能在所有情況下都設計出ZPDN低於ZTARGET的供電網絡。[3][4]zMRednc

供電網絡及其元器件zMRednc

供電網絡需要使用各種元器件來對某個寬頻率範圍確定 ZTARGET。根據設計不同，這可能非常簡單，也可能非常複雜。簡單的供電網絡設計可以歸類為將某個邊緣連接器連接到外部電源——也就是說電源不在電路板上——然後通過它來接收電力。邊緣連接器通過合適的走線將電源分配給各個器件。類似地，複雜的供電網絡設計可以歸類為具有一個或多個穩壓模塊（VRM）、若干用來改善電源質量的元器件或電路——例如去耦電容器、大容量電容器或多級LC濾波器——以及間隔緊密的地層和電源層，以便在對電路板配電時，可以得到均勻分布的層間電容[2]。圖2就是一個複雜的供電網絡設計。zMRednc

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圖2：由VRM、大電容和去耦電容、電源層和地層組成的供電網絡。[1]zMRednc

供電網絡元器件及其影響供電網絡元器件

如上所述，供電網絡元器件及其影響可按如下分類。zMRednc

穩壓模塊（VRM）zMRednc

穩壓模塊通常設計用於在所有可能的負載條件下將輸出電壓調節到某個恆定水平。它用於將某個輸入電壓轉換為另一個輸出電壓，也就是說，對於5V的輸入電壓，取決於具體設計，輸出電壓可能是3.3V、1.8V或任何其他電壓。在1kHz到數kHz之間的低頻段，穩壓模塊具有低阻抗，可以響應快速變化的負載條件。而在更高的頻率下，穩壓模塊將變成高阻抗，無法支持瞬態電流要求。[1]zMRednc

去耦電容zMRednc

由於穩壓模塊只能將ZPDN保持到最高數kHz處，因此需要使用去耦電容來將ZPDN保持到更高頻率。可以將去耦電容建模為R、L和C的串聯組合，其中：zMRednc

R = 電容器的等效串聯電阻（ESR），L = 電容器的等效串聯電感（ESL），C = 電容器的電容。zMRednc

由此形成的等效電路稱為RLC串聯諧振電路。L和C分量確定電路的諧振頻率，也稱為自諧振頻率（SRF），由下式表示：zMRednc

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電容器的電阻分量（即ESR）是頻率的函數，即它隨頻率的變化而變化。在自諧振頻率處，RLC電路是純電阻性的，總阻抗等於ESR。對於某個有效供電網絡設計，該ESR應低於ZTARGET。在自諧振頻率以上位置，由於電感分量（L）的存在，電容器的阻抗隨著頻率的增加而增加。[3]zMRednc

將大量電容器並聯，可以創建較低的ZPDN。對於並聯了多個相同電容器的供電網絡來說，電容器的數量每增加一倍，其阻抗都會減半。圖3對並聯有若干相同電容器時的這一效果進行了描述。[1]zMRednc

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圖3：並聯相同電容器時的阻抗與頻率關係圖。zMRednc

傳統上，一般是採用具有不同數值的電容器組合而不是幾個相同電容器來實現ZTARGET。採用多個相同電容器也能在諧振頻率附近顯著降低ESR，但選擇具有不同數值的電容器可以改善頻率性能，只是ESR會略微增加。但是，將不同數值的電容器組合，還會產生一種不期望的現象，稱為「反諧振」，如圖4所示。當電路中的一部分電容器仍是電容性而另一部分電容器變成電感性時，會產生反諧振峰值。當將多個具有低ESR的、數值不同的電容器放在具有大電感的焊盤上時，會形成這些峰值。儘可能降低此電感大小，是降低反諧振峰值的最佳方法。[1][3]zMRednc

寄生電感zMRednc

如前一節所述，降低電感可以在很大程度上幫助改善去耦電容的頻率性能。從圖5中可以看到電流流經去耦電容，沿電源層、過孔、焊盤和地層傳播所形成的電流迴路。從電容器看到的電感由這一電流迴路所決定，因此降低這個電感最有效的方法是儘可能降低該迴路的面積。[1]zMRednc

由於電流迴路的關係，從電容器看到的總電感可進一步分為安裝電感、擴散電感和過孔電感，如圖6所示。安裝電感主要與電容器在電路板上的布局有關。zMRednc

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圖4：並聯電容器的反諧振。[2]zMRednc

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圖5：由焊盤、過孔和電源層形成的電流迴路。[1]zMRednc

擴散電感主要取決於電路板的設計方式。它與參考層（電源和地）之間的電介質厚度（h）以及電容器相對器件的距離（d）呈函數關係。減小電介質厚度（h）可以減小電容器的布局敏感性，這樣就可以將電容器放置在遠離器件的位置。[3]zMRednc

由於電流在到達器件之前要先流經過孔，因此電容器的有效性還取決於過孔電感。過孔和焊盤之間的短走線，也會極大地增加電感。從任何電容器上觀測到的累積電感都是安裝電感、擴散電感和過孔電感之和。zMRednc

因此，為了降低從電容器看到的電感，可以歸納出以下設計規則：zMRednc

過孔必須放置在電容器附近。 必須儘可能降低電源層和地層之間過孔的過孔間距。 反極性過孔必須靠近放置，反之亦然。 過孔必須通過短而寬的走線連接到電容器焊盤。 電容器應始終放置在相應的電源層和地層附近。[3]

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圖6：PCB上的電容器安裝電感、擴散電感和過孔電感。[3]zMRednc

供電網絡相關問題

本節將會討論通過外部迴路進行電流測量時所面臨的挑戰。zMRednc

在SoC驗證期間，需要從電壓軌移除所有大電容和去耦電容，以便在電流分析期間實現所需的壓擺率（約100kV/s）。如圖7所示，我們需要在路徑中增加外部迴路，以便利用電流探頭捕獲電壓軌上的電流。zMRednc

可以看出，將所有的去耦電容和大容量電容移除，並引入外部迴路來測量電流，會干擾到供電網絡；這會干擾到電壓軌的目標阻抗（ZTARGET），而對初始設計產生影響。zMRednc

因此，如圖8所示，電流和電壓上將會產生正弦噪聲，從而導致無法正確分析電流。若深入探究這個問題，就會發現當將外部迴路移除時，電壓噪聲就會消失，電流噪聲亦應是如此。但由於沒有外部迴路可以捕獲電流，我們無法測量電流噪聲。但事實證明，噪聲主要由用於電流測量的外部電流環所引起。zMRednc

調試後我們發現有兩種解決方案可以解決此問題。這兩種解決方案都傾向於增加外部迴路電感，由此可以影響供電網絡的目標阻抗，從而解決問題。zMRednc

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圖7：用於電流探測的外部迴路。zMRednc

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圖8：電流和電壓的正弦噪聲。zMRednc

對外部迴路採用長細線zMRednc

正如之前所解釋的，引入外部迴路會擾亂供電網絡的特性，並因此在電流和電壓軌上產生正弦噪聲。zMRednc

進一步調試發現，改變外部迴路的長度，噪聲幅度會發生變化。如圖9所示，若使用長細線作為外部迴路，輸出端沒有噪聲產生。zMRednc

因此，我們採用不同長度的導線進行測試，發現使用細長導線時，電流和電壓輸出不會出現噪聲。如圖10所示，輸出端無噪聲時可以毫無問題地測量電流特性。從圖中可以看出電流噪聲跟隨電壓噪聲。如果電壓無噪聲，則電流也就無噪聲。zMRednc

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圖9：細長線外部迴路。zMRednc
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圖10：使用細長線時測量到的電流和電壓曲線。zMRednc

將導線纏繞在電流探頭上zMRednc

由此可見，噪聲對用於探測電流的電流迴路敏感。因此，我們仔細研究電流探頭相關文獻，找到了一些使用電流探頭的有趣方法。此處應用了變壓器原理，通過在探頭上多次纏繞導線來增加探頭靈敏度（圖11）。zMRednc

探頭靈敏度與導線纏繞探頭的圈數成正比。此舉還解決了電流和電壓軌上的噪聲問題。zMRednc

兩種解決方案背後的原因zMRednc

我們對目前的電流噪聲問題找到了兩種解決方案，但最後卻發現這兩種方案背後的原因相同，即目標阻抗。這兩種解決方案，無論是採用長細線還是在電流探頭上纏繞多圈導線，都是試圖增大路徑的有效電感。而增加路徑的有效電感，可以以某種方式補償由於去除去耦電容並在路徑之間增加額外迴路而對供電網絡所產生的幹擾。zMRednc

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圖11：將導線纏繞在電流探頭上，可提高探頭的靈敏度。zMRednc

因此，整個調試方法就是去匹配路徑中的目標阻抗，以便使供電網絡不受幹擾。目標阻抗（ZTARGET）是供電網絡最重要的參數。如果想要對路徑引入或移除任何元件（R、L、C），就需要進行補償以使 ZTARGET 保持不變，這樣才能避免電源網絡中出現噪聲問題。zMRednc

參考文獻zMRednc

[1] 「Power distribution system design methodology and capacitor selection for modern CMOS technology,」 L. D. Smith, R. E. Anderson, D. W. Forehand, T. J. Pelc, and T. Roy, IEEE Transactions on Advanced Packaging, vol. 22, no. 3, pp. 284–291, 1999)zMRednc

[2] 「Power Distribution System, Calculating PDS Impedance,」 Douglas Brooks, Ultracad Design, InczMRednc

[3] 「AN 574: Printed Circuit Board (PCB) Power Delivery Network (PDN) Design Methodology,」 Altera Application Note, May 2009zMRednc

[4] 「System Power Distribution Network Theory and Performance with Various Noise Current Stimuli Including Impacts on Chip Level Timing,」 Larry Smith, Shishuang Sun, Peter Boyle, Bozidar Krsnik, IEEE 2009 Custom Integrated Circuits Conference (CICC)zMRednc

[5] "Packaging and Power Distribution Design Considerations for a Sun Microsystems Desktop Workstation," L.D.Smith, Electrical Performance of Electrical Packages Conference, Oct, 1997.zMRednc

[6] "Modeling, Simulation and Measurement of Mid-Frequency Simultaneous Switch Noise in Computer Systems," Wiren D. Becker et al., IEEE Transactions on Components, Packaging and Manufacturing Technology - Part B, Vol. 21, No. 2, May 1998.zMRednc

[7] "Decoupling Capacitor Calculations for CMOS Circuits," L.D.Smith, Electrical Performance of Electrical Packages Conference, Nov, 1994.zMRednc

[8] "Modeling and Simulation of Thin Film Decoupling Capacitors," K.Y. Chen, W.D. Brown, and L.W. Schaper, Electrical Performance of Electrical Packages Conference, Oct 1998.zMRednc

[9] "ESR and ESL of Ceramic Capacitor Applied to Decoupling Applications," Tanmoy Roy, Larry Smith, John Prymak, Electrical Performance of Electrical Packages Conference, Oct 1998.zMRednc

[10] 「Effectiveness of Multiple Decoupling Capacitors," C. Paul, IEEE Transactions on Electromagnetic Compatibility, vol. 34, no. 2, May 1992zMRednc

本文為《電子技術設計》2019年9月刊雜誌文章。zMRednc

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