FPGA設計中的時序問題的詳細分析與解決方案

FPGA設計中的時序問題的詳細分析與解決方案

技術編輯archive1 發表於 2017-11-24 19:49:44

耗費數月精力做出的設計卻無法滿足時序要求，這確實非常令人傷心。然而，試圖正確地對設計進行約束以保證滿足時序要求的過程幾乎同樣令人費神。找到並確定時序約束本身通常也是非常令人頭痛的問題。

時序問題的惱人之處在於沒有哪種方法能夠解決所有類型的問題。由於客戶對於和現場應用工程師共享原始碼通常非常敏感，因此我們通常都是通過將工具的潛力發揮到極致來幫助客戶解決其時序問題。當然好消息就是通過這種方法以及優化RTL代碼，可以解決大多數時序問題。

但在深入探討之前，我們首先需要對時序問題進行一點基本分析。這裡的目標是首先排除明顯的問題，如將時鐘引腳置於器件的上部、在器件下部驅動數字時鐘管理器(DCM)，然後再在器件上部驅動全局緩衝(BUFG)。

有時，此類引腳布局會導致根本沒有辦法滿足時序要求。通過察看時序報告中的延遲，通常可以發現這些明顯的時序問題。在這些情況下，為了解決這些明顯的問題，都需要利用底層規劃工具「floorplanner」將造成問題的部分鎖定在適當的位置。底層布局規劃工具還可以幫助以可視的方式來理解時序問題。

用最新工具進行時序分析

假設問題並非這麼明顯，那麼為了鎖定問題所在，需要了解所使用的器件系列以及軟體版本。通常，每種器件系列對應一種最優的軟體版本。如Xilinx Virtex-4器件對應的最佳軟體是ISE軟體9.2i版，而對Virtex-5 FPGA則是ISE軟體10.1版。

綜合工具的版本也很重要，因此當採用最新的器件架構時，下載並使用最新版軟體非常重要。軟體開發幾乎總是滯後於硬體功能，因此我不提倡使用舊版軟體進行基於新器件的設計。

然而，有些客戶由於擔心新的和未知的軟體缺陷而不願意升級軟體。但是，在使用最新的器件時，如果希望更好地處理時序挑戰，強烈建議下載最新版軟體。

擁有了最適用於目標器件系列的軟體，還需要確定最佳的實現選項。可惜，並沒有適用於所有情況的超級選項組合。對於設計實現工具來說，有成千上萬種不同的實現選項組合。根據所使用的實現選項不同，時序分數(即所有存在錯誤的時序路徑與時序要求的差異總和，以皮秒表示)也會有很大不同。

賽靈思的幾款工具可幫助確定適用於特定設計的最佳實現選項。ISE軟體現在包括兩個工具：Xplorer以及最近發布的SmartXplorer。SmartXplorer可充分發揮多處理器優點，能夠以不同選項組合運行多個實施實例。

SmartXplorer需要Linux支持，但使用非常容易。其命令行很簡單：smartxplorer designname.edn -p xc5vlx110t-1ff1136.

只要用戶約束文件(UCF)和網表約束文件(NCF)文件名相同，SmartXplorer會自動使用正確的選項。唯一需要做的是編輯主機列表文件。

SmartXplorer可以通過SSH/rsh安全shell登錄到其他機器。只需要在名為smartxplorer.hostlist的文件中將每臺機器一行將機器名字添加進去就可以了。如果機器有兩個處理器，請將機器列出兩次。表1給出了SmartXplorer的一組結果。

 

表1：對基於Virtex-5 FPGA的設計SmartXplorer 10.1的一個例子。

 

PlanAhead軟體也包括了與SmartXplorer類似的稱為ExploreAhead的功能。ExploreAhead支持同時在多臺Linux機器上分布式運行布局布線任務。所有這些工具的目的都是類似的：確定實現工具的最佳選項組合，以獲得最好的時序得分。

請注意選項的不同組合對於時序得分和運行時間的巨大影響。仔細調整綜合選項也非常重要。例如，在綜合選項中關閉結構層次(hierarchy)通常會大大提高性能。綜合過程中的約束條件好壞在滿足時序方面的作用也很突出。

用PlanAhead分析時序

在了解實現選項對最佳時序分值的影響之後，現在可以開始有效地分析時序問題了。這時候，PlanAhead是一款非常有價值的工具，可以視覺化顯示布局布線後的設計。利用它，還可以導入時序約束並在已布局窗口交叉探查(cross-probe)時序失敗的路徑。

當工具本身的決策不好時，則可以通過平面布局模塊或通過手工布局部分組件的方式來糾正。這一過程通常需要反覆多次，才能夠確定時序優化的最佳設計布局方式。PlanAhead軟體的可視化功能確實使這一工作的完成更容易了。

利用PlanAhead軟體，首先創建項目(project)，然後將HDL或網表文件導入工具中。一旦創建了一個項目，就可以選擇「File→Import Placement」。選擇時序優化效果最佳的布局布線後(ncd)文件，將布局布線信息導入PlanAhead軟體項目。

軟體會將PlanAhead項目組織到幾個不同的窗口。左上窗口是物理分層窗口，描述了設計中的當前區域組。選定窗口在下面，包含了當前選定的數據詳細信息。中間窗口是網表窗口，給出了整個網表的分層結構。最右側窗口是器件觀察窗(Device view)，裡面已經充滿了設計實施完成後的邏輯。

然後，將時序分析報告(TWR/TWX)導入到PlanAhead工具中。選擇「File→Import TRCE Report」。這一步將時序報告數據添加到底部窗口。按照時序餘量(timing slack)對這一窗口進行排序可以將焦點首先集中於違反時序要求最多的地方。經常的情況是解決了這些時序偏差最大的地方所存在的問題也就解決了整個設計的時序問題。

 

圖1. PlanAhead 10.1版顯示出已實施的設計，一條時序失敗路徑高亮顯示。

 

一旦選擇了一條時序失敗的路徑，PlanAhead軟體就會選定時序失敗路徑上的實例和連接。按F9鍵放大顯示選定的部分。這兒的事情顯得有些複雜。必須進行一定的審查和思考才能夠明顯布局布線工具將基本單元(primitive)放在某個地方，以及為什麼對於當前的特定設計來說還有更好的方法。

可以放大顯示任何高亮的基本單元。滑鼠點擊一個基本單元並拖動，可以更好地觀察其連接情況。在網表窗口，還可以移動到包含了所選實例的頂層模塊。滑鼠右擊模塊名稱並為選定的實例選擇顏色，這樣就可以顯示出這一模塊在晶片中的布局，以及組內單元是靠近還是散開的。

可能發現有時需要更好地鎖定特定的基本單元。Block RAM和DSP模塊的自動布局是導致時序失敗的常見原因。很容易發現布局布線工具將Mult18安排的位置很不好。時序失敗路徑中的塊RAM輸出連接到Mult18，後者的輸出又饋送到進位鏈。塊RAM在上部、Mult18在下部，而邏輯部分又位於上部。如果布線不需要上上下下、邊邊角角地來迴繞，該路徑應當可以滿足時序要求。

時序問題不同，在PlanAhead軟體中處理這些時序問題的解決方案也跟著變化。在PlanAhead設計工具中解決時序問題需要不斷實踐。該解決方案體現以下操作步驟中：
1. 選擇高亮顯示失敗的時序路徑。
2. 右擊路徑上的某個實例，選擇「Highlight With →color of choice」。
3. 在左側欄中，將底部第二個Mult18釋放。右擊「Unplace。這將為時序失敗的塊RAM騰出空間。
4. 點擊拖動底部的Mult18向左上移動一個位置。
5. 點擊拖動右邊的塊RAM到底部左側的自由塊RAM位置。
6. 選定失敗的時序路徑，確認路徑看起來是優化的。
7. 選擇「Tools→Clear PlacementConstraints」。點擊第一個選項中的「Next」。
8. 選擇「Unplace All But SelectedInstances」。在餘下的嚮導步驟點擊「Next」。
9. 如果希望在「PlanAhead軟體外運行實施流程，選擇「File →Export Floorplan」。
10. 工具會輸出一個新的文件名為「top.ucf」的UCF文件。你可直接使用這一文件，或者將文件中的約束加入到原始UCF中。
11. 另一個選擇是在PlanAhead軟體內運行實施工具。

選擇「Tool→Run ISE Place & Route with ExploreAhead。

ExploreAhead提供了許多很好的功能，包括：自動從器件觀察窗導入約束到UCF；簡化了從ExploreAhead中運行的布局和時序結果的導入。

 

圖2. PlanAhead 10.1版軟體顯示出將DSP48和塊RAM鎖定後的正確路徑。

 

Pblock和底層規劃

如果發現布局中有許多時序失敗路徑，手工布局調整通常無法解決問題。反過來，應當創建區域組。創建區域組(Pblock)的方式之一是在網表窗口中右擊模塊名字並選擇「Draw Pblock」。然後在器件觀察窗中希望放置區域組的地方畫一個長方形。

工具會創建一個Pblock，同時會顯示有關的詳細信息。屬性窗口會顯示Pblock需要的邏輯資源以及畫出的長方形區域組中可用的資源。

設計的底層規劃是一個需要深度交互的過程。你可能會發現需要反覆多次調整區域組才能夠達到目標。請記住有時創建的區域組越小越少越好。你並不是總需要將整個模塊固定為區域組。集中於時序失敗的基本單元，將它們組合為區域組並單獨為其進行底層規劃。

在此過程中，應當利用Pblock指標(Metrics)來更好地理解有關功能，如區域組中可配置的邏輯塊(CLB)的利用情況如何(可以在PlanAhead軟體左上窗口中點擊Metrics標籤來查看可用的指標)。這可幫助確定是否某個特定區域中太擁擠以致妨礙布線。如果確實比較擁擠，可能需要通過平面規劃將設計邏輯放得散開一些。

一旦利用PlanAhead軟體獲得儘可能好的時序分數，最後的任務就是優化代碼。PlanAhead設計工具現在支持HDL源文件。根據你導入的源文件不同，你可以從時序問題出發通過交叉探查功能回查到網表或HDL。

利用原理圖觀察窗(Schematic view)，可以察看整個時序路徑。只需要從時序結果中選擇時序路徑並按F4。仔細觀察從其他模塊扇入扇出的邏輯。由於外部接口要求，工具可能經常需要將模塊在晶片上散開部署。如果是這樣，可能需要使用流水線。

Block RAM和DSP輸出時序是引起時序問題的常見原因。通過在這些模塊的輸出進行存儲，通常可以恢復一納秒甚至更多的時間。

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