零基礎學FPGA(七)淺談狀態機

　　今天我們來寫狀態機。

本文引用地址：http://www.eepw.com.cn/article/267960.htm

　　關於狀態機呢，想必大家應該都接觸過，通俗的講就是數電裡我們學的狀態轉換圖。狀態機分為兩中類型，一種叫Mealy型，一種叫Moore型。前者就是說時序邏輯的輸出不僅取決於當前的狀態，還取決於輸入，而後者就是時序邏輯的輸出僅僅取決於當前的狀態。下面兩個圖分別表示兩種不同的狀態機。

　　

 

　　

 

　　下面我們就通過代碼來寫一下狀態機，以下面的狀態轉換圖為例

　　

 

　　首先，是一種典型的狀態機寫法，這種寫法我們稱為一段時狀態機，用於一些簡單的設計是可以的，但如果是複雜的狀態機，不建議大家用這種寫法。

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　　//可綜合的狀態機設計的典型方法

　　//實現典型的狀態機設計

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　　module fsm (clk,rst_n,A,k1,k2,State);

　　input clk;

　　input rst_n;

　　input A;

　　output k1,k2;

　　output [1:0] State;

　　reg k1;

　　reg k2;

　　reg [1:0] State; //當前狀態寄存器

　　parameter Idle = 2'b00,

　　Start = 2'b01,

　　Stop = 2'b10,

　　Clear = 2'b11; //編碼 ，注意，只有在最後一句用分號，其他地方用逗號

　　always @(posedge clk or negedge rst_n)

　　if(!rst_n)

　　begin

　　State <= Idle;

　　k1 <=1'b0;

　　k2 <=1'b0;

　　end

　　else case (State) //狀態判斷與組合邏輯賦值

　　Idle :if(A) begin

　　State <= Start;

　　k1 <= 0;

　　end

　　else begin

　　State <= Idle;

　　k1 <= 0;

　　k2 <= 0;

　　end

　　Start :if(!A) State <= Stop;

　　else State <= Start;

　　Stop :if(A) begin

　　State <=Clear;

　　k2 <= 1;

　　end

　　else State <= Stop;

　　Clear :if(!A) begin

　　State <= Clear;

　　k2 <= 0;

　　k1 <= 1;

　　end

　　else State <= Clear;

　　default : State <= 2'bxx; //告訴綜合器 case語句已經指定了所有狀態，這樣綜合器就會刪除不需要的解碼電路，使生成的電路簡單

　　endcase

　　endmodule

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