小平,兌現你的第一個承諾,敬上此篇!希望你的SMIC之路為你開啟「芯」篇章。
首先普及一下,HKMG其實講的是兩個東西,一個是High-K,一個是Metal-Gate。前者是指柵極介質層,後者指柵極電極層。不要以為是一個東西!
自從1958年IC問世以來,隨著半導體製程技術的演進,電晶體尺寸一路Shrink/Scaling。而隨著尺寸的Shrink/Scaling,必然伴隨新的技術或材料的使用才能一次次突破摩爾定律的極限,滿足新的器件物理或電學特性,此處僅以柵極詳述其發展歷程。
MOSFET問世之初都是Al柵 Metal Gate,那個時代都是先做Source/Drain,然後長GOX,再做Metal-1,而Metal-1同時也做Gate電極。因為在Metal-柵極SPUT的時候GOX是裸露的,所以特別concern SPUT的時候產生的Qss,所以一定要用低溫鋁濺射,接下來的問題就是先做源漏再做柵極(Gate-Last),早期比較low的機臺沒辦法保證Overlay,所以沒辦法之下只能讓Metal-1和Source/Drain的Overlap(交疊) 0.5um,所以Source/Drain和Gate的Overlay電容是很大的。這就是早期的Metal Gate,它也是一種Gate-Last製程!
後來到了1.0um時代,因為無法忍受Gate和S/D的Overlap,所以不得不採用Gate-First工藝,先做Gate再做Source/Drain,但是如果繼續使用Al-柵Metal Gate的話,問題就來了!Source/Drain的PN結半導體摻雜必須在800度才能激活,而鋁的熔點低於600度,不得已換成了Poly。這就是我們現在6/8寸工廠主流的Poly-Gate工藝,適用於亞微米、深亞微米工藝,而柵極氧化層此時還一直都是SiO2,只是經歷了幹氧到溼氧的演變,再後來發展到摻N2O氧化也就是演變到28nm的SiON柵極介質層。(當然期間的變革繼續經歷了Amorphous、Flat-poly、以及POCl3摻雜或注入摻雜等,本文不細述)。
而當半導體繼續沿著摩爾定律scaling down的時候,GOX也必須要Scaling-down,可是到了納米製程的時候,GOX已經shrink到了20A以下,幾乎跟Native oxide差不多了,而且這麼薄的GOX柵極漏電也是非常之大。首先這個GOX的quality很難控,隨便在空氣裡放一下就長出來了,這還不是最關鍵,最關鍵的問題在於EOT(Equivalent Oxide Thickness),也就是我們WAT測試的TOX,在Vt需要很低的時候,也就是Gate的跨到需要很大,必須要EOT很小才能實現Gate對襯底電流的控制能力,可是即使我們千辛萬苦把GOX控制在20A以下,但是不要忘了我們的柵電極還是摻雜的Poly,它在加電的情況下摻雜會re-distribution,導致靠近GOX附近的Poly逐漸耗盡,所以耗盡的Poly自然就算到介質層去了(因為不導電了),這就是著名的Poly Depletion效應。所以EOT等於物理GOX厚度加上耗盡的Poly厚度(3~4A)。當GOX厚度薄到極致的時候,EOT的dominate就是Poly耗盡層了。所以當製程走到納米以下(<=45nm)的時候就必須要回歸到Metal Gate來避免Poly Depletion效應。
在引入後面的的文章之前,我還是需要說一點,就是Vt。我們CMOS製程都需要NMOS和PMOS的Vt是匹配的,但是不管是Metal-Gate還是0.35um以上時代的Poly-Gate,都面臨一個問題叫做功函數差,所以NMOS和PMOS永遠都是有一個Gap。直到0.25um及以下時代,NMOS用N-Poly,PMOS用P-Poly才解決了功函數帶來的Vt不匹配問題。
接下來的問題是:到了納米時代的Metal-Gate我們到底是要Gate-First還是Gate-Last呢?前者有很好的自對準(self-align)效果減少寄生Overlap電容,但是會有功函數帶來的Vt問題(除非在Gate電極上cap一層材料補償功函數,但是工藝極其複雜,帶來Photo/ETCH、還有PR Strip都會不可避免的帶來charging),雖然工藝簡單成熟,但是還有問題就是後面Source/Drain的退火很容易導致PMOS Vt漂移,而且對金屬柵極的熱穩定性要求很高。而後者(Gate-Last)沒有功函數問題而且對金屬柵極的材料要求沒那麼高,但是會有OVL問題這個可以通過先進曝光設備解決。這就是業界炒得很火的「Gate-First」 (IBM為首的AMD, GF, Samsung)和「Gate-Last」(Intel、tsmc)兩大陣營。「Gate-First」咬牙死撐,到了22nm他們還是不得不退回到「Gate-Last」陣營。但此時我們的Gate-Last已經成熟,客戶自然就跟我們走了!(Gate-First和Gate-Last在Design/Layout上差異很大,所以同系列產品過渡風險很大)
好了,切入正題吧,先講High-K。什麼叫high-K材料?簡單點就是一種可以替代SiO2做為柵氧的材料,它具有好的絕緣特性以及更高的電容。什麼叫「K」?他是希臘字母「Kappa」,它就是介電常數,它的工程意思材料存儲電荷的能力(類似海綿和木材都可以吸收水分,但是能力有差)。
在講High-K之前,順便提一下柵極介質層的SiON,這個就是從GOX摻氮來的,也是High-K的前身,但是走到28nm已經是極限,柵極漏電已經不可忽略。但是它的製程技術可以繼續沿用傳統的柵極氧化層,所以它的cost比較小,所以適用於那些移動終端對漏電不那麼concern但是對cost特別care的客戶(28LP),而到Advanced應用的時候,就出現了28nm High-K了,也就是28HP。
有了high-K既保證了可以存儲足夠的電荷,又保證了漏電不會太高 (SiO2如果要保證存儲電荷,就必須降低厚度,到了90nm的GOX是12A)。漏電降低超過100倍,電容提高>60倍。
那主要的high-K的material集中在介電常數為7~30的材料,超過30就是"Higher-K"了。最早的high-K是Barium Strontium Titanate (BST)和Lead Zirconium Titanate (PbZrTiO),但是這種電容值太高,而bandgap又太小,所以無法做柵極介質層,所以被放棄至少是暫時放棄。後來人們逐漸開始研究~10~30的介質層,最早是Tantulum Pentoxide (Ta2O5)和TiO2,在短溝都可以做到10A,但是它主要是熱穩定性不好,而且他們的勢壘高度很低,所以柵極漏電也不好。逐漸,人們研究high-K必須滿足下麵條件,
1) K必須10~30
2) Bandgap>5eV
3) 與Silicon接觸的熱穩定性要好,且Interface State要低。
4) 與上面的柵電極材料的界面態要好. (Avoid Femi-Level Pinning)
5) 必須可以<10A
6) 材料特性要好。
最後勝出的high-K材料是元素周期表裡面的鑭系(第57號元素鑭到71號元素鎦15種元素的統稱)元素氧化物: Hafnium Oxide (HfO2) and Zirconium Oxide (ZrO2) ,以及後來他們的矽酸鹽。HfO2甚至還能跟Poly有比較好的電學特性。但是ZrO2稍微差點,主要是Poly沉積的時候發生了矽化(Silicide)反應。所以最後勝出的是HfO2,主要是先有了high-K後有了metal-gate,不知道ZrO2與Metal Gate結合效果如何。
那麼high-K的process是如何實現的呢?它是分子層沉積的,每一層分子沉積完在沉積另外一層物質化學反應生成,然後一層一層累積沉積。
當然我們剛剛講了,high-K必須要與上面的電極界面要好,還要與下面的Si界面也要好,這應該很難吧,所以在主流的製程裡面都在上下各給一個Cap Layer做過渡層(~1nm)。重點講下上覆層(Top Cap),如果是Gate-First製程,因為金屬一次成型了,功函數差就沒法調整了,所以人們就開始在上覆層上下功夫,NMOS用10A的La2O3,PMOS用Al2O3。所以需要先La2O3的Photo/Etch,然後plasma去光阻的時候會損傷La2O3,所以process非常難控制。但是在Gate-Last工藝裡就簡單多了,直接用一種上覆層,而自由調配NMOS和PMOS的不同功函數的Gate Metal來匹配Vt值。
好,接下來我們來講Metal-Gate。我們前面講了Poly主要有depletion效應無法降低EOT<10A,所以無法提升柵極控制溝道的能力(跨導),所以我們不得不採用Metal金屬柵極。而業界對於Metal-Gate的材料研究就更多了,有Ti,W,TiN,TaN,TiSiN,鉬(Mo),MoN,MoSiN,HfN,HfSi。我們前面也講了,每種材料都有自己的功函數,如果我們NMOS和PMOS都用一種Metal Material,那不可避免又會遇到功函數不匹配造成的Vt不balance,怎麼辦?所以針對NMOS和PMOS我們必須選用不同功函數的Metal-Gate材料。是不是很討厭?沒辦法,幹半導體就是這麼累,呵呵。
再者,High-K天生就該和Metal Gate搭配嗎?不能和Poly-Gate搭配?答案當然是不可以!首先,High-K材料和Poly的界面之間不匹配會產生費米能級釘扎效應(Femi Level Pinning Effect),而這個能級會拉高MOSFET的開啟電壓。第二個原因是poly和High-K搭配會導致溝道載流子遷移率下降,原理我也看不懂好像叫什麼Surface Phonon Scattering,貌似在反型區更明顯防止了Vt失諧。《Advanced Metal Gate/High-K Dielectric Stacks for High-Performance CMOS Transistors 》--Intel, Robert Chau
最後再講一下high-K的不利吧,天下永遠沒有免費的午餐,做半導體永遠都是在做trade-off,取其利、補其短、實在不行就貼膏藥,而high-K主要的問題就是載流子遷移率會降低,所以後來又引入了Strain Silicon來提高遷移率等等。
http://www.eeworld.com.cn/manufacture/2010/0722/article_3888.html
http://electroiq.com/blog/2010/03/integrating-high-k/
http://www.csdn.net/article/1970-01-01/290663