中科院計算機技術研究所1999年碩士生入學試題計算機原理及系統結構

ntents" -->

一填充題(每空1分,共30分)
1.為了實現CPU對主存儲器的讀寫訪問,他們之間的連線按功能劃分應當包括___,
___,____.
2.在浮點加法運算中,主要的操作內容及步驟是___,___,___.
3.從計算機系統結構的發展和演變看,早期的計算機是以___為中心的系統結構,而
近代的計算機是以___為中心的系統結構.
4.一條微指令可劃分為___欄位和___欄位;微指令的基本格式可分為___和___.
5.從廣義上講,計算機中引入並行性有三種基本途徑,分別是___,___,___.
6.在多級存儲體系中,Cache存儲器的主要功能是______,虛擬存儲器的主要功能是
______.
7.設階碼8位(最左一位為符號位),用移碼表示,尾數為24位(最左一位為符號位),用
規格化補碼表示,則它所能表示的最大正數的階碼為___,尾數為___,;絕對值最小的
負數的階碼為___,尾數為___.
8.在下列常用術語後面,寫出相應的中文名稱:
VLSI______MPP______
RISC______DMA______
9.外設接口的主要功能是______,______和______.
10.在由n臺計算機構成的並行計算機中,其運行程序的加速比一般都小於n,其主要
原因是______和______.

二.選擇一個最恰當的答案(每題2分,共20分)
1.在指令格式中,採用擴展操作碼設計方案的目的是___.
1.減少指令字長度;
2.增加指令字長度;
3.保持指令字長度不變而增加指令操作得數量;
4.保持指令字長度不變而增加尋址空間.

2.用於科學計算的計算機中,標誌系統性能的主要參數是___.
1.主時鐘頻率
2.主存容量
3.MFLOPS;
4.MIPS

3.當前設計高性能計算機的重要技術途徑是___.
1.提高CPU主頻
2.擴大主存容量
3.採用非馮若依曼結構
4.採用並行處理技術

4.下列體系結構中，最適合多個任務並行執行的體系結構是___.
1.流水線向量機結構;
2.堆棧處理機結構;
3.共享存儲多處理機結構;
4.分布存儲多計算機結構

5.對於低速輸入輸出設備,應當選用的通道是___.
1.數組多路通道
2.字節多路通道
3.選擇通道
4.DMA專用通道

6.在計算機系統中，表徵系統運行狀態的部件是___.
1.程序計數器
2.累加計數器
3.中斷計數器
4.程序狀態字

7.為使虛存系統有效的發揮其預期的作用,所運行的程序應具有的特性是___.
1.該程序不應含有過多的I/O操作.
2.該程序的大小不應超過實際的內存容量;
3.該程序應具有較好的局部性;
4.該程序的指令間相關不應過多.

8.某虛擬存儲器採用頁式內存管理,使用LRU頁面替換算法,考慮下面的頁面訪問
地址流(每次訪問在一個時間單位中完成),
1,8,1,7,8,2,7,2,1,8,3,8,2,1,3,1,7,1,3,7
假定內存容量為4個頁面,開始時是空的,則頁面失效次數是___.
1.4
2.5
3.6
4.7

9.某計算機系統中的軟盤啟動器以中斷方式與處理機進行I/O通信,通信中以16bit
為傳輸單位,傳輸率為50kB/s,每次傳輸的開銷(包括中斷)為100拍,處理器的主頻為
50 MHZ,則軟盤使用時佔處理器時間的比例是___.
1. 0%
2. 5%
3. 1.5%
4. 15%

10.某一SRAM 晶片,其容量為1024*8位,除電源和接地端外,該晶片引腳的最小數目
為___.
1. 20
2. 22
3. 25
4. 30

三.(10分)某計算機的字長為16位,存儲器按字編址,訪存指令如下:

15 11 87 0
┌───┬─┬──────┐ M值 尋址方式
│ OP │M│ A │ 0 立即尋址
└───┴─┴──────┘ 1 直接尋址
                2 間接尋址
                3 變址尋址
                    4 相對尋址
其中OP是操作碼,M定義尋址方式(見右表),A為形式地址
設PC和Rx分別為程序計數器和變址寄存器,字長為16位
問:
1.該格式能定義多少種指令?
2.各種尋址方式的尋址範圍為多少字?
3.寫出各種尋址方式的有效地址EA的計算式.

四.(8分)已知 x=1.1011 , y=-0.1001 ,用補碼一位乘法計算x*y.(要求過程)

五.(12分)某計算機邏輯框圖如下圖所示,它有兩條獨立的總線BUS1,BUS2和兩個獨立
的存儲器IM和DM,IM為指令存儲器,它的最大容量為16384字(字長18位),DM為數據存
儲器,它的最大容量為65536字(字長16位).圖中控制信號及其意義見表.
1.指出下列各存儲器的位數
程序計數器PC,指令寄存器IR,通用寄存器R1和R2,累加器AC0和AC1 ,指令存儲器的
數據寄存器IDR,數據寄存器的地址寄存器DAR和數據寄存器的數據寄存器DDR;
2.若減法指令格式為
17 10 9 0
OP A
其功能是將寄存器R2的內容與數據存儲器中某一單元內容相減,差存入累加器ACI
中,該數據存儲器單元地址為R1中內容與減法指令碼中A相加之和。而且,該指令碼
在IM中的地址已在PC中.試畫出該指令的指令指令周期操作流程圖,並寫出實現每一
步操作所需的控制信號.
表:
控制信號 功能
Xm 將寄存器X輸入端的信息"打入"寄存器X
Ci(i=1,2,..12) 信息可流過該控制點
R/W R/W=R時,讀DM;
    R/W=W時,寫DM
RD     讀IM
+1    PC的內容加1
+ ALU進行BUS1+BUS2運算
- ALU進行BUS1- BUS2運算
(附圖見圖四)

六.(10分)如果採用下圖所示的雙輸入端的加一乘雙功能靜態流水線,其每個功能段
的經過時間均為一拍Δt,在加法時按1->2->3->5連接,乘法時按1->4->5連接,流水線
的輸出可以直接送到其輸入端或存入緩衝器,不記期間的傳送延遲,操作數可連續
提供.
對向量 A=(a1,a2,a3,a4),B=(b1,b2,b3,b4),採用上述流水線完成點積A*B,則完成該計
算所虛的最少拍數是多少?並畫出此時的流水線的時空圖,計算此時流水線的吞吐率,
加速比和效率.
(附圖見圖五)

七.(10分)設一個按位編制的虛擬存儲器,它可以滿足1k個任務的需要,但在一段較長
的時間內一般只有四個任務在使用,故用容量為四行的相連存儲器組硬體來縮短被
變換的虛地址中的用戶位數,每個任務的程序空間最大可達4096個頁,每頁為512字
節,實主存容量為2^20 位,設快表用按地址訪問的存儲器構成，行數位,快表的地址是
經過散列技術形成的.為減少散列衝突,配有兩套獨立的相等比較器電路(這時,快表
的每行包含兩個單元,各存放一個進行地址交換的表目).請設計該地址變換機構,內容
包括:
1.畫出其虛實地址經快表變換的邏輯示意圖;
2.相連存儲器組中每個寄存器的相連比較位數;
3.散列變換硬體的輸入位數和輸出位數;
4.每個相等比較器的位數;
5.快表的總位數.

計算機原理及系統結構 參考答案


※試卷提供：王敏
※來源：天極網考研　http://edu.yesky.com/jxzl/kaoyan/kaoyan.php

 

推薦閱讀

掌上考研

中國教育在線考研訂閱號

研究生留學qq群:437946603