FPGA設計開發軟體Quartus II的使用技巧之: 典型實例-LogicLock...

2021-01-12 電子產品世界

本文引用地址：http://www.eepw.com.cn/article/201706/348821.htm5.11.1實例的內容及目標1．實例的主要內容

本節旨在通過Quartus軟體自帶的工程實例——「lockmult」來熟悉AlteraQuartusII邏輯鎖定功能LogicLock的使用方法。在本節中，將主要講解下面知識點。

·QuartusII約束設計。

·QuartusII時序分析。

·QuartusII邏輯鎖定。

通過這些知識點，按照下面提供的訓練流程，讀者可以迅速地掌握使用QuartusII軟體邏輯鎖定功能的使用方法。

2．實例目標

通過詳細的流程講解，讀者應達到下面的目標。

·熟悉QuartusII時序分析報告的查看。

·熟悉SignalTapII邏輯鎖定的方法。

5.11.2實例詳解

本實例將使用圖解的方式將整個流程一步一步展現給讀者，使讀者能夠輕鬆掌握開發的流程。

5.11.2.1打開工程文件

本實例以流水線乘法器為例，介紹邏輯鎖定技術及相關的優化控制的基本用法。

打開位於路徑C:\altera\qdesigns50\logiclock\lockmult中的工程lockmult.qpf。這就是乘法器實例的頂層設計，其原理如圖5.72所示，圖中的4個元件pipmult是相同的。

圖5.72乘法器頂層原理圖

pipemult的電路原理圖如圖5.73所示。它是由一個8位流水線乘法器和一個16位雙口RAM構成。

圖5.73pipemult內部電路原理圖

選擇目標器件為EP20K100EQC208-1。

5.11.2.2設置時序約束

在編譯前設定時鐘約束。在「Assignments」菜單中選擇「Settings」選項。然後在「Settings」窗口的「Category」欄選擇「TimingRequirementsOptions」頁面。

為「ClockSettings」下的「Defaultrequiredfmax」輸入150並選擇MHz，如圖5.74所示，單擊「OK」按鈕，關閉窗口。

編譯結束後，可在編譯信息欄中看到最高時鐘頻率不能達到原設定的150MHz的要求（如圖5.75所示）。打開「Processing」菜單中的「Complicationreport」窗口，單擊「TimingAnalyzer」可以在ClockSetup中看到哪些信號頻率達不到要求。

1．建立底層模塊工程

新建底層模塊工程，在本實例中已經建立好底層模塊工程，打開「典型實例10」目錄下的lockmult.qpf工程，如圖5.76所示，可以看到乘法器的底層模塊。

圖5.74設計要求最高時鐘頻率

圖5.75編譯結果信息提示

圖5.76底層模塊

指定設備：EP20K100EQC208-1，編譯工程。

2．打開LogicLock窗口

使用快捷鍵「Alt＋L」或者選擇「Assignment」/「LogicLockRegionsWindow」，打開LogicLock窗口，如圖5.77所示。

圖5.77LogicLock窗口

3．新建LogicLock區域

右鍵選擇「Root_region」項並選擇「new」，新建區域並將名稱取為lock_mult，如圖5.78所示。

圖5.78新建LogicLock區域

4．加入工程到LogicLock區域

右鍵選擇新建的「lock_mult」項，打開屬性窗口。將左側的工程層次欄中的pipemult模塊拖入，拖入後會出現pipemult的標誌，如圖5.79所示。

圖5.79拖入pipemult模塊

5．編譯工程

對包含底層模塊的LogicLock工程進行第一次編譯。

6．反標

回到主界面打開剛才的lock_mult屬性窗口。單擊「Back-AnnotateContents」按鈕。反標約束信息，選擇反標輸出路徑，如圖5.80所示。

成功反標後會在對話框中出現如圖5.81所示信息。

圖5.80輸出反標信息 圖5.81輸出反標信息結果

7．導出assignment信息

選擇「Assignment」/「ExportAssignment」選項，如圖5.82所示，導出約束信息。

8．打開乘法器頂層設計文件工程topmult

使用QuartasII軟體打開另一個工程——乘法器工程topmult

9．替換底層模塊設計文件

選擇「project」/「Add/RemoveFilesinProject」選項，如圖5.83所示。

圖5.82輸出Assignment信息 圖5.83添加刪除文件菜單

將原來的底層模塊文件刪除，使用剛創建的反標信息代替，如圖5.84所示。

10．指定底層模塊Assignment文件

回到主界面，單擊左側圖標，展開topmult，可以看到如圖5.85所示工程層次目錄。

圖5.84添加反標文件.vqm 圖5.85工程層次目錄

右鍵選擇底層模塊「pipemult:inst1」，選擇「Locate」/「LocateinAssignmentEditor」選項，如圖5.86所示。

選擇「ImportFileName」，如圖5.87。

圖5.86Locate菜單 圖5.87importfile窗口

選擇pipemult.qsf文件，也就是剛才所選擇輸出設置信息，如圖5.88所示。

依次對每一個底層模塊重複這個步驟。

11．導入Assignment文件

選擇「Assignment」/「ImportAssignment」，輸入剛才輸出的設置文件。

12．再次編譯工程

編譯整體工程，可以發現時鐘頻率符合要求，如圖5.89所示。

圖5.89時序分析報告

相關焦點

  • FPGA設計開發軟體Quartus II的使用技巧之: 典型實例-SignalTap II...
    5.10.1實例的內容及目標1．實例的主要內容本節旨在通過給定的工程實例——「正弦波發生器」來熟悉AlteraQuartusII高級調試功能SignalTapII和IntentMemoryContentEditor的使用方法。同時使用基於AlteraFPGA的開發板將該實例進行下載驗證，完成工程設計的硬體實現。在本節中，將主要講解下面知識點。
  • FPGA設計開發軟體Quartus II的使用技巧之:Quartus II軟體基礎介紹
    QuartusII設計軟體是Altera提供的完整的多平臺設計環境，能夠直接滿足特定設計需要，為可編程晶片系統（SOPC）提供全面的設計環境。QuartusII軟體含有FPGA和CPLD設計所有階段的解決方案。
  • 【從零開始走進FPGA】創造平臺——Quartus II 11.0 套件安裝指南
    自從Bingo 2009年開始接觸FPGA，Quartus II 版本的軟體從n年前的5.1版本到今天的最新發布的11.0，都使用過;當然對於軟體核心構架而言，萬變不離其宗。雖然多多少少有點bug，但這10多個版本發展到了現在，能看到Altera一直在努力，致力於更完美的用戶界面，更快的綜合速度的軟體開發。
  • Quartus II 18.0 PLD/FPGA開發軟體
    Quartus II 是Altera公司帶來的專業的PLD/FPGA開發軟體，該版本不僅增加了Spectra-Q引擎，還帶了新的算法更新了TimeQuest時序分析器，時序分析速度提高了2倍，新的Spectra-Q引擎，進一步提高了下一代可編程器件的設計效能，並且利用新一代的設計空間管理器(DSE)針對用戶界面更新了流程，通過工具指導用戶的使用。
  • Altera發布最新版Quartus II開發軟體
    Altera公司(Nasdaq: ALTR)日前發布業界成熟可靠的最新版Quartus  II開發軟體——對於FPGA設計，性能和效能在業界首屈一指的軟體。
  • FPGA設計開發軟體Quartus II的使用技巧之: 編譯及仿真工程
    圖5.17 編譯無錯誤5.6.2 仿真可以使用Quartus II Simulator在工程中仿真任何設計。根據所需的信息類型，可以進行功能仿真以測試設計的邏輯功能，也可以進行時序仿真。在目標器件中測試設計的邏輯功能和最壞情況下的時序，或者採用Fast Timing模型進行時序仿真，在最快的器件速率等級上仿真儘可能快的時序條件。下面是利用Quartus II Simulator進行仿真的步驟。（1）設置頂層模塊。Quartus II軟體可以仿真整個設計，也可以仿真設計的一部分。
  • 使用Quartus II開發軟體
    Altera公司的PLD(可編程邏輯)開發軟體平臺工具Quartus II 能幫助工程人員提高效能，它是如何實現的呢？概括起來說就是 Quartus II的T.I.P.S.方法。Altera 的 Quartus II 軟體針對 65nm 和以前的設計繼續提供標準時序分析器。　　Altera建議在180nm、90nm和65nm工藝節點上都使用 TimeQuest 時序分析器。此外，還建議所有移植到65nm器件上的設計都使用TimeQuest時序分析器。
  • FPGA設計開發軟體Quartus II的使用技巧之: 約束及配置工程
    設計好工程文件後，首先要進行工程的約束。約束主要包括器件選擇、管腳分配及時序約束等。時序約束屬於較為高級的應用，通過時序約束可以使工程設計文件的綜合更加優化。下面對這幾種約束方式進行介紹。按照用戶的設計需求進行管腳定義，然後再編譯整個工程文件，即可進行下載。
  • Altera Quartus II軟體8.0開創高端FPGA的性能和效能最高水平
    在過去5年中，Quartus II軟體的高端FPGA編譯時間在業界一直是最短的，每年平均縮短20％。客戶在Windows平臺上使用8.0版來設計Altera的65-nm Stratix III FPGA，和7.2版相比，編譯時間縮短多達50％，平均達到22％。在Linux平臺上，編譯時間平均縮短30％以上。
  • Quartus II 9.1安裝教程
    連結：https://pan.baidu.com/s/1q1hkfRXZxLdf4EwjDTX5qw提取碼：dy4qQuartus II是Altera公司的綜合性PLD/FPGA開發軟體，支持原理圖、VHDL、VerilogHDL以及AHDL(Altera Hardware Description Language)等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬體配置的完整PLD設計流程。
  • Quartus II 12.0安裝教程
    [名稱]：Quartus II 12.0[大小]：7.41GB[語言]：英文[適用系統]：win7,win8,win10位系統[簡介]：Quartus II是一款綜合性PLD/FPGA開發軟體，支持原理圖、VHDL、VerilogHDL以及AHDL(Altera Hardware Description Language)等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬體配置的完整PLD設計流程。
  • Quartus II 11.0安裝教程
    [名稱]：Quartus II 11.0[大小]：5.24GB[語言]：英文[適用系統]：win7,win8,win10位系統[簡介]：Quartus II是一款綜合性PLD/FPGA開發軟體，支持原理圖、VHDL、VerilogHDL以及AHDL(Altera Hardware Description Language)等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬體配置的完整PLD設計流程。
  • Quartus II軟體12.0的新功能詳解
    （1）業界領先的編譯時間 　　近10年來，對於高端FPGA，Quartus II 軟體一直保持了業界最快的編譯時間，平均每年縮短20％。不斷的改進進一步增強了Quartus II軟體特性，例如，集成綜合、高級布局布線算法、多處理器支持以及TimeQuest時序分析器等。這一版本的發布也是Altera持續關注縮短編譯時間的另一實例。
  • 硬體描述語言Verilog HDL設計進階之: 典型實例-狀態機應用
    本文引用地址：http://www.eepw.com.cn/article/201706/348829.htm4.6典型實例6：狀態機應用4.6.1實例的內容及目標1．實例的主要內容狀態機設計是HDL設計裡面的精華，幾乎所有的設計裡面都或多或少地使用了狀態機的思想。
  • Quartus II 13.0 安裝教程
    2.24GB[語言]：簡體中文[安裝環境]：win10/win 7[下載連結]:https://pan.baidu.com/s/1ZOOY-pYRpI4xvD3hgcwVlQ [提取碼]：5bz5 安裝過程中如有問題請諮詢小編QQ:2303682535本教程僅供學習交流使用
  • 基於FPGA+MATLAB的串行多階FIR濾波器設計
    為說明使用FPGA實現FIR的靈活性，文中列舉了一個多階串行FIR濾波器實例，並給出主要的原始碼和相關模塊的時序和功能說明，最後使用Matlab和Quartusii聯合仿真驗證了FPGA硬濾波器工程的正確性。
  • Altera Quartus II軟體11.1版
    Altera公司今天宣布推出Quartus II軟體11.1版——在CPLD、FPGA和HardCopy ASIC設計方面，業界性能和效能最好的軟體。
  • 基於Cyclone II FPGA開發平臺實現語音識別算法程序的設計
    這樣的系統設計方法不僅模塊化，而且大大縮短了系統設計周期。FFT運算模塊不僅可以直接使用IP，還可以用C2H加速工具來提高系統性能。在此次設計中，FFT、DCT以及數據量較大的循環運算都採用C2H完成了硬體加速，效果較為明顯。
  • Mouser供貨最新的Altera Quartus II軟體
    Mouser Electronics開始提供Altera 公司推出的最新款Quartus® II軟體，設計工程師已經可通過www.mouser.cn購買並下載Quartus II(版本13.0)的數字發布版。
  • 基於DSP和FPGA的機器人聲控系統設計與實現
    本文引用地址：http://www.eepw.com.cn/article/21345.htm 本次設計採用了性價比較高的數位訊號處理晶片tms320vc5509作為語音識別處理器，具有較快的處理速度，使機器人在脫機狀態下，獨立完成複雜的語音信號處理和動作指令控制，fpga系統的開發降低了時序控制電路和邏輯電路在pcb板所佔的面積[1]，使機器人的"大腦"的語音處理部分微型化、低功耗。