EMC設計
很多EMC設計技術都可以應用到電路板和SoC設計中。最具共性的部分就是傳輸線效應，以及布線和電源分布網絡上的寄生電阻、電容和電感效應。當然，SoC設計中存在許多與晶片自身相關的技術，涉及基底材料、器件幾何尺寸和封裝等。
首先了解傳輸線效應。如果發送器和接收器之間存在阻抗不匹配，信號將產生反射並且導致電壓振鈴現象，因而降低噪聲容限，增加信號串擾並通過容性耦合對外產生信號發射幹擾。IC上的傳輸線尺寸通常非常小，因此不會發射噪聲或者受到輻射噪聲的影響，而電路板上的傳輸線尺寸通常比較大，容易產生這種問題，最常用的解決辦法是使用串聯終結器。
在SoC設計中，噪聲主要通過寄生電阻和電容來傳導，而不是以電磁場的方式輻射。CMOS晶片通過一種外延工藝實現極低電阻基底的方法來增強抗閉鎖的能力，而基底的底側為基底噪聲提供了一種有效的傳導路徑，使得很難將噪聲源同敏感節點在電氣上分隔開來。
許多並行的p＋基底觸點(contact)為阻性耦合噪聲提供了一個低阻抗路徑。在n阱和p溝道電晶體p基底的側壁以及底部之間會形成寄生電容，因而產生容性耦合噪聲，並且在n溝道電晶體的基底和源區之間形成pn結(見圖1)。
單個pn結電容非常小，在一個VLSI的SoC設計中並行的電容總和通常是幾個納法，在連接到電源網絡之前將源區和基底直接連接可以短路掉這個電容。這種技術還消除了進入基底的瞬時負電流而導致的體效應(body effect)。體效應會增加耗盡區，並導致電晶體的Vt變高。同樣的技術也可以應用於n阱p溝道電晶體，以減小容性耦合噪聲。
然而，包含層疊電晶體的數字電路或者模擬電路通常都需要隔離源區。在這種情況下，增加Vss到基底或者Vdd到基底的電容能夠降低噪聲瞬態值。對模擬電路設計來說，體效應通過改變偏置電流和信號帶寬降低了電路性能，因此需要使用其它解決辦法，如阱隔離。對數字電路，採用單一的阱最理想，可以降低晶片面積。通過認真的設計可以對體效應進行補償。
基底噪聲的另一個來源是碰撞離化(impact-ionization)電流，該噪聲跟工藝技術有關，當NMOS電晶體達到夾斷(pinch-off )電壓時就會出現這種情況。碰撞離化會在基底產生空穴電流(正的瞬間電流)。
通常，基底噪聲的頻率範圍可能高達1GHz，因此必須考慮趨膚效應。趨膚效應是指導體上隨著深度的增加感應係數增大，在導體的中心位置達到最大值。趨膚效應會導致片上信號的衰減以及信號在晶片p＋基底層的失真。為最大程度減小趨膚效應，要求基底厚度小於150微米，該尺寸遠遠小於某些基底允許的最小機械厚度，然而更薄的基底更易碎。
噪聲源
微控制器內部存在四種主要的噪聲源：內部總線和節點同步開關產生的電源和地線上的電流；輸出管腳信號的變換；振蕩器工作產生的噪聲；開關電容負載產生的片上信號假象。
許多設計方法可以降低同步開關噪聲(SSN)。穿透電流是SSN的一個主要來源， 所有的時鐘驅動器、總線驅動器以及輸出管腳驅動器都可能受到這種效應的影響。這種效應發生在互補類型的反相器中 ，輸出狀態發生變化時p溝道電晶體和n溝道電晶體瞬間同時導通。確保在互補電晶體導通之前關斷另一個電晶體就可以實現穿透電流最小，在大電流驅動器的設計中，這可能要求一個前置驅動器來控制該節點信號的轉換率。
切斷不需要使用模塊的時鐘也可以降低SSN。很明顯，該技術同具體應用十分相關，應用該技術可以提高EMC性能。在類似摩託羅拉的MPC555和565這樣高度集成的微控制器晶片中，所有晶片的外圍模塊都具有這樣的功能。
SSN也會產生輻射幹擾，瞬間的電源和地電流會通過器件管腳流向外部的去耦電容。如果該電路(包括邦定線、封裝引線以及PCB線)形成的環路足夠大，就會產生信號發射。而環路中的寄生電感會產生電壓降，將進一步產生共模輻射幹擾。
共模輻射電場E的強度由下面等式計算：E = 1.26 x 10-6 Iw f l/d。
這裡E的單位是伏特/米，Iw的單位是安培，f是單位為赫茲，l是路徑長度，d是到該路徑的距離，l和d的單位都是米。 複雜設計中頻率由特定的應用需求來確定，不可能降低，因此SoC設計工程師必須認真考慮如何通過降低Iw或l來降低電場強度。