首先,5G將讓數據量呈指數級增長。我們需要越來越多的伺服器來處理和存儲這些數據。【金龍杯】全網炒股大賽報告,這些伺服器核心的高端CPU和GPU的複合年增長率有望達到29%。它們將支持大量的數據中心應用,比如超級計算和高性能計算服務。在雲遊戲和人工智慧等新興應用的推動下,GPU預計將實現更快增長。例如,2020年3月,網際網路流量增長了近50%,法蘭克福的商業網際網路數據交換創下了數據吞吐量超過每秒9.1兆兆位的新世界紀錄。
第二個主要驅動因素是移動SoC——智慧型手機晶片。這個細分市場增長雖然沒有那麼快, 但這些SoC在尺寸受限的晶片領域對更多功能的需求,將推動進一步技術創新。
除了邏輯、內存和3D互聯的傳統維度擴展之外,這些新興應用程式將需要利用跨領域的創新。這需要在器件、塊和SoC級別進行新模塊、新材料和架構的改變,以實現在系統級別的效益。【金龍杯】全網炒股大賽參賽選手將這些創新歸納為半導體技術的五大發展趨勢。
趨勢一:摩爾定律還有用,將為半導體技術續命8到10年…
在接下來的8到10年裡,CMOS電晶體的密度縮放將大致遵循摩爾定律。這將主要通過EUV模式和引入新器件架構來實現邏輯標準單元縮放。
在7nm技術節點上引入了極紫外(EUV)光刻,可在單個曝光步驟中對一些最關鍵的晶片結構進行了設計。在5nm技術節點之外(即關鍵線後端(BEOL)金屬節距低於28-30nm時),多模式EUV光刻將不可避免地增加了晶圓成本。最終,我們希望高數值孔徑(High-NA) EUV光刻技術能夠用於行業1nm節點的最關鍵層上。這種技術將推動這些層中的一些多圖案化回到單圖案化,從而提供成本、產量和周期時間的優勢。
Imec對隨機缺陷的研究對EUV光刻技術的發展具有重要意義。隨機列印故障是指隨機的、非重複的、孤立的缺陷,如微橋、局部斷線、觸點丟失或合併。改善隨機缺陷可使用低劑量照射,從而提高吞吐量和成本。
為了加速高NA EUV的引入,我們正在安裝Attolab,它可以在高NA EUV工具面世之前測試一些關鍵的高NA EUV材料(如掩膜吸收層和電阻)。目前Attolab已經成功地完成了第一階段安裝,預計在未來幾個月將出現高NA EUV曝光。
除了EUV光刻技術的進步之外,如果沒有前沿線端(FEOL)設備架構的創新,摩爾定律就無法延續。如今,FinFET是主流電晶體架構,最先進的節點在6T標準單元中有2個鰭。然而,將鰭片長度縮小到5T標準單元會導致鰭片數量減少,標準單元中每個設備只有一個鰭片,導致設備的單位面積性能急劇下降。這裡,垂直堆疊納米薄片電晶體被認為是下一代設備,可以更有效地利用設備佔用空間。另一個關鍵的除垢助推器是埋地動力軌(BPR)。埋在晶片的FEOL而不是BEOL,這些BPR將釋放互連資源路由。
將納米片縮放到2nm一代將受到n-to-p空間約束的限制。Imec設想將Forksheet作為下一代設備。通過用電介質牆定義n- p空間,軌道高度可以進一步縮放。與傳統的HVH設計相反,另一個有助於提高路由效率的標準單元架構發展是針對金屬線路的垂直-水平-垂直(VHV)設計。最終通過互補場效應電晶體(CFET)將標準cell縮小到4T,之後充分利用cell層面上的第三維度,互補場效應電晶體通過將n-場效應電晶體與p-場效應電晶體摺疊。
趨勢2: 在固定功率下,邏輯性能的提高會慢下來
有了上述的創新,我們期望電晶體密度能遵循摩爾所規劃的路徑。但是在固定電源下,節點到節點的性能改進——被稱Dennard縮放比例定律,Dennard縮放比例定律(Dennard scaling)表明,隨著電晶體變得越來越小,它們的功率密度保持不變,因此功率的使用與面積成比例;電壓和電流的規模與長度成比例。
世界各地的研究人員都在尋找方法來彌補這種減速,並進一步提高晶片性能。上述埋地電力軌道預計將提供一個性能提高在系統水平由於改進的電力分配。此外,imec還著眼於在納米片和叉片裝置中加入應力,以及提高中線的接觸電阻(MOL)。
二維材料如二硫化鎢(WS2)在通道中有望提高性能,因為它們比Si或SiGe具有更強的柵長伸縮能力。其中基於2d的設備架構包括多個堆疊的薄片非常有前景,每個薄片被一個柵極堆疊包圍並從側面接觸。模擬表明,這些器件在1nm節點或更大節點上比納米片的性能更好。為了進一步改善這些器件的驅動電流,我們著重改善通道生長質量,在這些新材料中加入摻雜劑和提高接觸電阻。我們試圖通過將物理特性(如生長質量)與電氣特性相關聯來加快這些設備的學習周期。
除了FEOL, 走線擁擠和BEOL RC延遲,這些已經成為性能改善的重要瓶頸。為了提高通徑電阻,我們正在研究使用Ru或Mo的混合金屬化。我們預計半鑲嵌(semi-damascene)金屬化模塊可同時改善緊密距金屬層的電阻和電容。半鑲嵌(semi-damascene) 可通過直接模式和使用氣隙作為介電在線路之間(控制電容增加)
允許我們增加寬高比的金屬線(以降低電阻)。同時,我們篩選了各種替代導體,如二元合金,它作為『good old』 Cu的替代品,以進一步降低線路電阻。
趨勢3:3D技術使更多的異構集成成為可能
在工業領域,通過利用2.5D或3D連接的異構集成來構建系統。這些有助於解決內存問題,可在受形狀因素限制的系統中添加功能,或提高大型晶片系統的產量。隨著邏輯PPAC(性能-區域-成本)的放緩,SoC 的智能功能分區可以提供另一個縮放旋鈕。一個典型的例子是高帶寬內存棧(HBM),它由堆疊的DRAM晶片組成,這些晶片通過短的interposer鏈路直接連接到處理器晶片,例如GPU或CPU。最典型的案例是Intel Lakefield CPU上的模對模堆疊, AMD 7nm Epyc CPU。在未來,我們希望看到更多這樣的異構SOC,它是提高晶片性能的最佳橋梁。
在imec,我們通過利用我們在不同領域(如邏輯、內存、3D…)所進行的創新,在SoC級別帶來了一些好處。為了將技術與系統級別性能聯繫起來,我們建立了一個名為S-EAT的框架(用於實現高級技術的系統基準測試)。這個框架可評估特定技術對系統級性能的影響。例如:我們能從緩存層次結構較低級別的片上內存的3D分區中獲益嗎?如果SRAM被磁存儲器(MRAM)取代,在系統級會發生什麼?
為了能夠在緩存層次結構的這些更深層次上進行分區,我們需要一種高密度的晶片到晶片的堆疊技術。我們已經開發了700nm間距的晶圓-晶圓混合鍵合,相信在不久的將來,鍵合技術的進步將使500nm間距的鍵合成為可能。
通過3D集成技術實現異質集成。我們已經開發了一種基於sn的微突起互連方法,互連間距降低到7m。這種高密度連接充分利用了透矽通孔技術的潛力,使>16x更高的三維互聯密度在模具之間或模具與矽插接器之間成為可能。這樣就大大降低了對HBM I/O接口的SoC區域需求(從6 mm2降至1 mm2),並可能將HBM內存棧的互連長度縮短至多1 mm。使用混合銅鍵合也可以將模具直接與矽結合。我們正在開發3m間距的模具到晶圓的混合鍵合,它具有高公差和放置精度。
由於SoC變得越來越異質化,一個晶片上的不同功能(邏輯、內存、I/O接口、模擬…)不需要來自單一的CMOS技術。對不同的子系統採用不同的工藝技術來優化設計成本和產量可能更有利。這種演變也可以滿足更多晶片的多樣化和定製化需求。
趨勢4:NAND和DRAM被推到極限;非易失性存儲器正在興起
內存晶片市場預測顯示,2020年內存將與2019年持平——這一變化可能部分與COVID-19減緩有關。2021年後,這個市場有望再次開始增長。新興非易失性存儲器市場預計將以>50%的複合年增長率增長,主要受嵌入式磁隨機存取存儲器(MRAM)和獨立相變存儲器(PCM)的需求推動。
NAND存儲將繼續遞增,在未來幾年內可能不會出現顛覆性架構變化。當今最先進的NAND產品具有128層存儲能力。由於晶片之間的結合,可能會產生更多的層,從而使3D擴展繼續下去。Imec通過開發像釕這樣的低電阻字線金屬,研究備用存儲介質堆,提高通道電流,並確定控制壓力的方法來實現這一路線圖。我們還專注於用更先進的FinFET器件取代NAND外圍的平面邏輯電晶體。我們正在探索3D FeFET與新型纖鋅礦材料,作為3D NAND替代高端存儲應用。作為傳統3D NAND的替代品,我們正在評估新型存儲器的可行性。
對於DRAM,單元縮放速度減慢,EUV光刻可能需要改進圖案。三星最近宣布EUV DRAM產品將用於10nm (1a)級。除了探索EUV光刻用於關鍵DRAM結構的模式,imec還為真正的3D DRAM解決方案提供了構建模塊。
在嵌入式內存領域,我通過大量的努力來理解並最終拆除所謂的內存牆,CPU從DRAM或基於SRAM的緩存中訪問數據的速度有多快?如何確保多個CPU核心訪問共享緩存時的緩存一致性?限制速度的瓶頸是什麼? 我們正在研究各種各樣的磁隨機存取存儲器(MRAM),包括自旋轉移轉矩(STT)-MRAM,自旋軌道轉矩(SOT)-MRAM和電壓控制磁各向異性(VCMA)-MRAM),以潛在地取代一些傳統的基於SRAM的L1、L2和L3緩存。每一種MRAM存儲器都有其自身的優點和挑戰,並可能通過提高速度、功耗和/或內存密度來幫助我們克服內存瓶頸。為了進一步提高密度,我們還在積極研究可與磁隧道結相結合的選擇器,這些是MRAM的核心。
趨勢5:邊緣人工智慧晶片行業崛起
邊緣 AI預計在未來五年內將實現100%的增長。與基於雲的人工智慧不同,推理功能是嵌入在位於網絡邊緣的物聯網端點(如手機和智能揚聲器)上的。物聯網設備與一個相對靠近邊緣伺服器進行無線通信。該伺服器決定將哪些數據發送到雲伺服器(通常是時間敏感性較低的任務所需的數據,如重新培訓),以及在邊緣伺服器上處理哪些數據。
與基於雲的AI(數據需要從端點到雲伺服器來回移動)相比,邊緣 AI更容易解決隱私問題。它還提供了響應速度和減少雲伺服器工作負載的優點。想像一下,一輛需要基於人工智慧做出決定的自動汽車。由於需要非常迅速地做出決策,系統不能等待數據傳輸到伺服器並返回。考慮到通常由電池供電的物聯網設備施加的功率限制,這些物聯網設備中的推理引擎也需要非常節能。
今天,商業上可用的邊緣 AI晶片,加上快速GPU或ASIC,可達到1-100 Tops/W運算效率。對於物聯網的實現,將需要更高的效率。Imec的目標是證明推理效率在10.000個Tops /W。
通過研究模擬內存計算架構,我們正在開發一種不同的方法。這種方法打破了傳統的馮·諾伊曼計算模式,基於從內存發送數據到CPU(或GPU)進行計算。使用模擬內存計算,節省了來回移動數據的大量能量。2019年,我們演示了基於SRAM的模擬內存計算單元(內置22nm FD-SOI技術),實現了1000Tops/W的效率。為了進一步提高到10.000Tops/W,我們正在研究非易失性存儲器,如SOT-MRAM, FeFET和基於IGZO(銦鎵鋅氧化物)的存儲器。
第三十屆CIO班招生 法國布雷斯特商學院碩士班招生 北達軟EXIN網絡空間與IT安全基礎認證培訓 北達軟EXIN DevOps Professional認證培訓
責編：chenjian