看點：晶片製程衡量標準是時候改朝換代了？
智東西8月6日消息，隨著晶片製程逐步推進到5nm及以下，下一步技術節點將會朝著哪個方向如何發展，也成為了業內人士十分關注的話題。
過去人們談及晶片製程發展，往往都繞不開英特爾創始人之一戈登·摩爾早年提出的「摩爾定律」——晶片上的電晶體數量約每隔18-24個月增加一倍，性能也將提升一倍。
但如今晶片製程節點已步入緩慢發展的階段，同時有業內人士希望在十年內將節點從5nm推進至1nm，到時摩爾定律是否會徹底失效？衡量半導體進步的方法又有哪些？如何從度量的角度重新看待半導體發展？
針對這一話題，IEEE（美國電氣電子工程師學會）在旗艦刊物《IEEE Spectrum》中特別發表了一篇文章，認為在摩爾定律逐漸失效的當下，現階段以晶片製程來命名的方法已不夠準確，需要提出一種新的晶片命名方法來標誌半導體行業的發展。
其中，GMT度量法和LMC度量法則是目前學術界內較為主流的兩大新命名法。以下為智東西編譯原文：
傳統晶片命名法標準：柵極長度和金屬半節距
當前行業對半導體技術節點系統的命名方法與晶片實際的物理特徵之間存在脫節，並且這一命名錯誤的現象已持續了大約20年。例如，命名「7nm」的電晶體實際上它的關鍵特徵要比物理「7nm」大得多。
也就是說，即便行業不再需要對CMOS電晶體的幾何結構進行壓縮。同時，以節點為中心的半導體發展觀點不能再像以前一樣為行業指明前進的方向。
▲在20世紀90年代中期之前，邏輯技術節點等同其製造的CMOS電晶體的柵極長度。
有一種用來衡量電晶體集成密度的度量標準主要是尺寸，也稱為金屬半節距（metal half-pitch）和柵極長度（gate length）。
其中，金屬半節距是晶片從上一個金屬互連起點到下一個金屬互連起點的一半距離。
在二維電晶體設計中，柵極長度主要是測量電晶體源極和漏極之間的空間，該空間裡有著能控制源極和漏極之間電子流動的柵極堆棧。由於柵極的長短影響著開關器件的速度，因此柵極長度是決定電晶體性能的最重要尺寸單位。
在柵極長度和金屬半節距大致相等的時代，它們代表了晶片製造技術的標誌性特徵。每一代晶片的柵極長度和金屬半節距通常都會縮小30%，使得電晶體密度增加一倍，面積減半。
直到20世紀90年代中期，柵極長度和金屬半節距的數據發展開始不一致。為了繼續推動晶片速度和效率的發展，晶片製造商積極縮小了柵極長度。例如，使用所謂的130nm節點製造的電晶體，實際上有70nm的柵極。
這一方式導致的結果是，摩爾定律密度不斷加倍延續，但柵極長度會不成比例地縮小。在大多數情況下，行業仍然遵循舊的節點命名習慣。
基於此，行業應該尋找一個更好的替代方式來標記半導體行業的裡程碑發展。
GMT命名法：創建邏輯的「最小公分母」
21世紀初，工程師們找到了讓晶片不斷改進的方法。例如，部分電晶體通過應變矽技術，可使電荷載流子能在較低的電壓下更快地遷移，從而提高CMOS器件的速度和功率效率，且不會使柵極長度變得更短。
由於電流洩漏問題，研究人員需要對CMOS電晶體的結構進行調整。2011年，英特爾在開發22nm工藝節點時，改用了FinFET工藝技術，使晶片柵極長度為26nm、半節距為40nm、鰭片為8nm。
IEEE終身研究員和英特爾資深人士Paolo Gargini談到，現在行業中普遍使用的節點命名方法在未來將毫無意義，因為它與晶片上實際相關的任何尺寸都沒有關係。因此，晶片行業需要尋找一個新的衡量標準。
一個解決方案是簡單地根據電晶體重要實際特性的大小，重新調整命名法。但這並不意味著回到用柵極的長度來命名，而是使用兩種方法來表示製造邏輯電晶體所需面積的實際限制。
其中，一種叫做接觸柵間距，指一個電晶體柵極到另一個電晶體柵極之間的最小距離；另一個重要的度量是金屬間距，主要測量兩個水平互連之間的最小距離。
Arm首席研究工程師Brian Cline解釋，這兩個度量標準是在新製程節點中創建邏輯的「最小公分母」，兩個值的乘積估計了電晶體的最小可能面積。
今年四月，IEEE國際設備和系統路線圖（IRDS）主席Gargini提出，建議晶片行業採用接觸式柵極節距（G）、金屬節距（M）、層數（T）這三項指標來「回歸現實」。「要評估電晶體密度，你只需要知道這三個參數。」Gargini說。
IRDS的路線圖顯示，行業即將推出的5nm晶片的接觸柵距為48nm，金屬間距為36nm，並具有單層結構，即公制G48M36T1。
▲GMT方法。光刻技術的局限性：極紫外光刻（EUV）是當前行業最先進的光刻技術，其依賴波長為135mm的光。這意味著晶片尺寸將很快停止縮小，晶片製造商將不得不轉向單片3D集成，增加電晶體層次，以保持矽CMOS密度的增加。GMT方法通過說明柵極節距和金屬節距的大小，以及層數來對此進行標註。
與節點命名法一樣，GMT度量標準的柵極間距和金屬間距值將在未來十年內繼續縮小。但它們的發展速度會越來越慢，按照目前進展，大約需要10年後才可達到終點。屆時，金屬間距將接近極紫外光刻（EUV）能解決的極限。
「大約在2029年，我們的光刻技術就會到達極限。」Gargini認為，在這之後，晶片技術前進的方向就是堆疊，這是增加電晶體密度的唯一方法。
與此同時，層數（T）將變得非常重要。目前先進的矽CMOS是單層電晶體，由十幾個金屬互連層連接到電路中。如果能構建兩層電晶體，器件的密度將提高一倍。
十多年來，工業研究人員一直在探索生產「單片3D集成電路」的方法，這種晶片是將電晶體層層疊起。但這並非易事，因為矽加工的溫度通常很高，以至於建造一層時會對另一層造成損壞。
目前，比利時納米技術研究公司Imec、法國的CEA-Leti、英特爾等公司和研究機構正在開發一種技術，可以在CMOS邏輯中構建兩種類型的電晶體技術（NMOS和PMOS）。
還有一種非矽技術也能更快地推動單片3D集成的發展。例如，麻省理工學院教授Max Shulaker和其同事參與了「依賴於碳納米管電晶體層的3D晶片」的開發。
此外，還有一部分群體則致力於研究在矽上方的金屬互連層內構建邏輯或存儲設備，包括用原子稀薄的半導體（如二硫化鎢）製成的微機械繼電器和電晶體。
LMC度量法：以邏輯、存儲、連接密度為標準的度量方法
大約在一年前，一群著名的學者聚集在美國加州大學伯克利分校（University of California，Berkeley）組成一個非正式小組，並提出了自己的衡量標準。
該小組由半導體研究領域的大牛組成，包括胡正明、劉子在（Tsu-Jae King Liu）和Jeffrey Bokor。其中，Jeffrey Bokor是加州大學伯克利分校的電氣工程系主任，胡正明是臺積電前CTO，劉子在是工程學院院長和英特爾董事會成員。
專家們正尋求一種能避免節點終結的度量標準。在他們看來，這個度量最重要的是不會像現在的製程命名法一樣，發展到1nm以下越趨近於0就越難命名，這意味著該數字應隨著半導體技術的進步而加大，而不是減小。同時，它還必須是簡單和準確的，與改進半導體技術的主要目的相關。
因此，他們不僅需要找出像GMT度量標準那樣，描述用於製造處理器的技術，還要考慮影響整個計算機系統性能的其他關鍵方面。
一臺計算機最基本的功能就是邏輯、內存以及它們之間的連接。因此，史丹福大學著名教授、臺積電研發副總裁黃漢森（Philip Wong）與其同事選擇了這些成分的密度作為參數，分別稱為DL、DM和DC，並將這一命名方法稱為LMC度量。
其中，DL指邏輯電晶體的密度，單位是每平方毫米的設備數；DM指系統主存儲器的密度，單位為每平方毫米內存中系統主內存的密度；DC指邏輯與主存儲器之間的連接密度，單位是每平方毫米的互連數。
LMC度量法的發起者表示，在當今以數據為中心的計算時代，DL、DM和DC的改進，為計算系統的整體速度和能源效率做出了主要貢獻。他們繪製了歷史數據，顯示了邏輯、內存和連接增長之間的相關性，發現DL、DM和DC的平衡增長已持續了數十年。
▲LMC方法，通過表述邏輯密度（DL）、主存儲器密度（DM）以及連接它們的互連密度（DC）來獲取技術的價值。
研究人員認為，這種平衡隱含在計算機架構中，並適用於各種複雜程度的計算系統，包括行動裝置、臺式PC甚至世界上最快的超級計算機。黃漢森談到，這種均衡的增長表明，未來將需要類似的改進。
以下則是DL、DM和DC三項數據的具體測量方法：
1、DL測量
DL可能是大家最為熟悉的一個數值，因為自第一批集成電路問世以來，人們就一直在計算晶片上的電晶體數量。據了解，迄今為止DL值最大的是一個135兆位的SRAM陣列，其使用臺積電5nm工藝製造，相當於每平方毫米封裝2.86億個電晶體。若在LMC命名法中，它的名字應為286M。
但邏輯塊比SRAM更複雜、更不統一、密度更低，因此僅憑SRAM來判斷這項技術可能不公平。
2017年，彼時的英特爾高級研究員Mark Bohr提出了一個使用某些普通邏輯單元加權密度的公式。該公式考察了簡單且普遍存在的雙輸入電晶體與非門，以及一種常見但更複雜的電路（稱為掃描觸發器）的單位面積電晶體數。
據了解，該方法根據小柵極和大柵極的比例對每個元素加權，以計算每平方毫米單個電晶體的結果。
AMD高級研究員Kevin Gillespie談到，AMD內部正在使用類似的測量方法。「如果一個度量標準不考慮設備的連接方式，這是不準確的。」他說。
另一方面，Arm則放棄了單一指標測量的嘗試，而是希望從完整的處理器設計中提取電路功能塊的密度。「我認為對硬體應用來說，沒有一個適合所有硬體的邏輯密度度量標準。」Arm的相關研究人員提到。
在他看來，不同類型的晶片和系統的差異太大，CPU、GPU、神經網絡處理器和數位訊號處理器等處理器均具有不同的邏輯和SRAM比率。
因此在最後，LMC度量法的發起者選擇不指定特定的DL測量方法，而將其留給業界討論。
2、DM測量
測量DM要更簡單一些。目前，主存儲器通常指DRAM，因為它價格便宜、耐用性高，且讀寫速度相對較快。
DRAM單元由單個電晶體組成，且它的電晶體控制著電容器的訪問。電容器主要內置於矽上方的互連層中，因此密度不僅受電晶體尺寸的影響，還受互連結構幾何形狀的影響。
LMC小組在已發表文獻中提到，現階段他們發現最高的DM值來自三星。2018年，三星詳細介紹了其DRAM技術，並將密度提高到每平方毫米2億個單元。
但值得注意的是，DRAM不一定能始終保持主存儲器的地位。目前，其他的存儲技術，如磁阻RAM、鐵電RAM、電阻RAM和相變RAM等替代存儲技術已投入商業生產，其中一部分作為嵌入式處理器本身的存儲器，另一部分則作為獨立晶片。
3、DC測量
在當下的計算系統中，如何在主存儲器和邏輯之間提供足夠的連接，已成為一個主要瓶頸。DC所衡量的就是處理器和內存之間的互連數，這主要通過封裝級技術實現，而非晶片製造技術。
與邏輯密度和存儲密度相比，DC在過去數十年裡的發展並不穩定。相反，隨著新封裝技術的引入和改進，它出現了離散跳躍，單裸片晶片系統（SoC）開始給2.5D或3D封裝的小晶片（Chiplet）集成方法讓路。
其中，使用臺積電的3D晶片堆疊技術，能使SoC每平方毫米擁有1.2萬條互連線。
但DC不一定需要將邏輯連接到單獨的存儲晶片。對某些系統來說，主存儲器是完全嵌入式的。例如，Cerebras Systems的大晶片完全依賴嵌入在一塊巨大矽片上的SRAM。
行業中各大晶片廠商的看法
英特爾CTO Michael Mayberry認為，用一個數字來描述半導體節點的先進性時代已經一去不復返。原則上，他更傾向於使用一個能全面測量的系統級度量法。
他希望LMC能拓展更多詳細的測量方法，包括制定要測量的數據和測量方式。例如DM值，它可能需要與其處理器所在同一晶片封裝內的存儲器相關。
但目前看來，像LMC一樣基於密度的度量法，以及像GMT那樣基於光刻技術的度量法，都離晶片代工廠和存儲晶片製造商客戶的需求相去甚遠。
AMD的Gillespie談到，每一個晶片設計都圍繞著面積密度、性能、功率和成本四個軸進行權衡，但沒有一個單獨的數字可以反映出節點的性能好壞。
「內存和存儲最重要的衡量標準仍然是單位成本。」全球第三大DRAM製造商美光科技（Micron Technologies）高級研究員兼副總裁Gurtej Singh Sandhu談到，除了內存和存儲之外，基於特定市場應用的各種性能指標也需密切考慮。
除此之外，還有一派認為目前晶片行業還不需要新的度量標準。
「這些方法只有在以電晶體縮放為主導的應用中才有用。」格羅方德（GlobalFoundries）負責工程和質量的高級副總裁Gregg Bartlett認為，目前只有少數幾家公司在先進位程領域進行研發和生產，他們的客戶和應用數量也有限，因此新的測量方法與絕大多數半導體行業的關聯度不大。
據了解，格羅方德在2018年時宣布停止進軍7nm領域。現階段，全球只有英特爾、三星和臺積電三家公司在追求最後幾個CMOS邏輯節點，但這三家公司卻佔據了全球半導體製造領域的絕大部分市場。
在Bartlett看來，CMOS邏輯與專用技術（如嵌入式非易失性存儲器、毫米波無線電）的集成對行業的未來至關重要，而不是縮放電晶體大小。但對許多半導體消費者來說，持續縮小電晶體尺寸非常重要。
儘管出於不同的原因，LMC度量法和GMT度量法的發起者都有一種緊迫感。
對於黃漢森和LMC的支持者來說，在電晶體縮放重要性不高的時代，半導體行業需要明確自身長期發展的方向，才能招募到技術人才來共同推動行業發展。
對於Gargini和GMT的支持者來說，GMT度量法的提出是為了保持行業的正常發展。在Gargini看來，沒有度量標準的同步發展，行業的效率就會降低。「直到矽CMOS完全停止收縮，我們還有10年的時間。」他說。
文章來源：IEEE Spectrum
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原標題：《晶片納米製程將成過去式？科學家提出兩大度量新方法》
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